一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。     

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。     

13 bit 50 MS/s CMOS流水线ADC的设计

介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50 MS/s流水线ADC的设计.该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差.电路采用UMC 0.18μm混合工艺,1.8 V电源电压.通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准.仿真结果表明,在50 MHz采样率、5 MHz输入信号下,通过校准算法SFDR由44.1 dB提升至102.2 dB,SNDR由40.9 dB提升至79.9 dB,ENOB由6.5 bit提升至12.98 bit.     

基于亚稳态检测的SAR ADC电容失配校准算法

随着工艺进程的不断推进,逐次逼近型模数转换器(SAR ADC)的电容失配对整体电路的速度和精度影响越来越大。针对SAR ADC中电容失配的问题,提出一种基于亚稳态检测的SAR ADC电容失配校准算法,在不增加模拟电路时序复杂度的情况下,有效地解决了电容失配导致的SAR ADC精度不足问题。将该算法运用于12 bit 150 MS/s SAR ADC中,模拟结果表明,有效位数(Enob)可以达到11.93 bit,无杂散动态范围(SFDR)达到92.66 dB。     

一种基于统计的流水线ADC数字后台校准方法

高精度流水线ADC的设计需要校准技术来提高其转换精度.基于统计的数字后台校准方法无需校准信号,直接通过对输出的统计得到误差值的大小,将其从数字输出中移除从而消除了ADC输出非线性.将该校准方法应用于14bit流水线ADC中,仿真结果表明校准后信噪失真比SNR为76.9dB,无杂散动态范围SFDR为73.9dB,有效精度ENOB从9bit提高到12.5bit.     

带单bit参考通道的TIADC时间失配校准

提出了一种带单bit参考通道的校准算法,用于校准时间交织模数转换器(Time-interleaved analog-todigital converter,TIADC)的时间失配误差。该算法引入一条单bit的参考通道,其输出与TIADC子通道的输出进行相关运算获得误差信息,然后反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法只引入了一条单bit的参考通道,硬件消耗低,对输入信号的频率没有限制,且可以扩展到任意通道数。算法应用于一个4通道12bits的TIADC,当输入信号归一化频率fin/fs=0.484 8时,MATLAB仿真结果表明,经本算法校准后SNR从14.39dB提高到73.92dB,证明了该校准方案的有效性。     

一种基于扰动的SAR ADC数字校准算法

为了减少分段式电容阵列ADC中分段电容引起的电容失配效应对转换精度的影响,采用最小均方根(LMS)迭代方法,实现了一种基于扰动的逐次逼近型(SAR)ADC数字前台校准算法。对同一个模拟输入信号先后加入作为扰动的模拟失调电压+Δd和-Δd,依次进行量化。使用LMS对两次量化结果进行加权迭代,得到最佳权重,实现了对ADC的校准。针对电容失配效应、寄生电容效应的影响,搭建了14位SAR ADC数模混合仿真验证系统。仿真结果表明,该校准算法将系统的无杂散动态范围(SFDR)从62.6 dB提升到87.7 dB。     

应用于流水线ADC的LMS自适应校准算法与FPGA实现

研究了应用于流水线模数转换器(ADC)的LMS自适应数字校准算法及其FPGA实现。该校准算法可用于校准大多数已知的误差,包括非线性运算放大器的有限增益、电容失配,以及比较器的失调等。通过Simulink软件,对一个12位160 MS/s的流水线ADC进行建模。采用LMS自适应校准算法对该流水线ADC进行校准,并将算法在Virtex-5上实现了硬件设计。实验结果表明, 输入信号频率为58.63 MHz时,流水线ADC的无杂散动态范围(SFDR)和有效位(ENOB)分别由校准前的46.31 dB和7.32位提高到校准后的82.03 dB和11.12位。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

基于神经网络的数字校准技术综述

随着集成电路工艺的发展以及晶体管尺寸的不断减小,ADC转换率变得更快、功耗更低,但器件的失配误差随之变得更大,从而影响精度,因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法,然后介绍了神经网络的工作原理,并总结了几种主要的基于神经网络的数字校准方法,分析了不同方法的优势和劣势。最后,针对14位流水线ADC,给出了神经网络校准算法的系统级仿真验证结果。经校准后,有效位数(ENOB)从10位提升到12.5位,无杂散动态范围(SFDR)从80 dB提升到100 dB。     

An efficient background calibration technique for analog-to-digital converters based on neural network

This paper introduces a background digital calibration algorithm based on neural network, which can adaptively calibrate multiple non-ideal factors in a single-channel ADC, such as gain error, mismatch, offset and harmonic distortion. It enables an efficient background calibration through a simple feed forward neural network and LM gradient descent algorithm. The simulation results show that in the case of a signal input close to the Nyquist frequency, for a 14-bit 500 MS/s prototype ADC, only about 40,000 data needed, the ENOB of the ADC can be increased from 7.81 to 13.06 and the SFDR from 49.7 dB to 106.8 dB assisted by a lower speed reference ADC.     

A self-calibration method for capacitance mismatch in SAR ADC with split-capacitor DAC

A self-calibration method to calibrate the nonlinearity due to capacitance mismatch in successive approximation register (SAR) analog-to-digital converter (ADC) is presented. It focuses on calibrating the most significant bit (MSB) array in the split-capacitor main DAC (split-MDAC) by using a calibration DAC (CDAC) that contains multiple sub-CDACs. Every bit in MSB array has its corresponding sub-CDAC in CDAC, which enhances the calibration efficiency. To verify the calibration method, a 14 bit, 500 kS/s SAR ADC is implemented, and it is manufactured in 0.35 μm 2P4M CMOS process. The measured results show that the proposed calibration method can assist this SAR ADC to achieve better static and dynamic performance, and its ENOB is improved from 9 bit to 11.98 bit at Nyquist input frequency.     

一种改进的高速高精度ADC数字校准算法

提出一种能快速收敛并具有鲁棒性的流水线模数转换器(ADC)数字校准方法。设计的ADC采用12级1.5位/级MDAC和一个6位高精度SAR ADC的结构。采用Altera FPGA,对该算法进行了验证。结果表明,用该方法校准的A/D转换器,在90.55 MHz输入频率下,SNDR可达到84 dB,DNL为-0.59/0.28 LSB,INL为-0.59/0.34 LSB。     

High-resolution 1 MS/s sub-2 radix split-capacitor SAR ADC

This paper proposes a high-resolution successive-approximation register (SAR) analog-to-digital converter (ADC) with sub-2 radix split-capacitor array architecture. The built-in redundancy of sub-2 radix architecture provides additional information in the digital calibration based on offset double injection. The calibration method is simple in structure and fast in convergence. The correction of errors in each bit is independent of those in the previous bit. A split-capacitor array is used to reduce the total capacitance especially in a high-resolution SAR ADC. An offset signal is injected by the switching scheme of capacitor array to minimize the hardware overhead. The prototype of 0.18 μm CMOS process obtains 14.46 bit ENOB and 95.65 dB SFDR after calibration. With calibration, the INL and DNL are -0.813/0.938 and -0.625/0.688, respectively.     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

一种10位200 MHz流水线模数转换器的设计

提出了一种10位200 MHz高速流水线型模数转换器。该转换器共有9级,其中1到8级采用1.5位每级结构,最后一级采用2位闪速型模数转换器结构。设计中使用带增益自举的套筒式共源共栅运放,可同时获得高增益和大带宽,并通过运放共享技术提高工作速度。采用改进的数字校正算法,将运算分配到数字码的延迟步骤中,减少运算时间。仿真结果显示,在192 MHz的采样速度下,模数转换器的有效位为8.9,SNR为58.3 dB,SFDR为62.8 dB,其他动态和静态特性也达到了较好的指标。     

一种带二进制校正的10位100 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2 V、采样率为100 MS/s、输入信号为49.903 MHz时,该ADC的SNDR达到58.1 dB,而功耗仅为1.3 mW。