一种单粒子效应加固输入接口电路的设计

提出一种新颖的单粒子效应加固输入接口电路,采用组合逻辑延迟后运算处理的方案。该电路基于华润上华600 V BCD 0.8 μm工艺进行电路设计和流片,并在中科院国家空间科学中心完成单粒子辐照测试。仿真测试结果表明,提出的输入接口电路可以有效免疫线性能量传递值(LET)在80 MeV·cm2/mg以下单粒子翻转(SEU)事件,特别是对多个节点同时发生单粒子翻转事件的情况,提出的电路抗单粒子翻转可靠性较高。     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

集成电路的通用单粒子效应测试系统设计

为满足种类繁多、功能复杂集成电路的单粒子效应评估需求,克服目前国内地面单粒子辐照实验环境机时紧张、物理空间有限等方面的限制,设计实现了一款高效通用的集成电路单粒子效应测试系统。创新性地采用旋转立体垂直结构,包含一个多现场可编程门阵列(FPGA)电测试平台、运动控制分系统和被测器件装载板。便携式箱体结构仅需3个DB9接口即可完成所有与外界连线;基于LabVIEW实现上位机交互界面,界面友好;基于多FPGA平台实现下位机测试程序,灵活可扩展,通用性强。可实现8种300及以下管脚集成电路的一次安装、自动切换和10°~90°的角度辐射。实时监控并后台记录翻转数据、翻转时间、电路状态等细节信息,测试频率可达100 MHz。已通过专用集成电路(ASIC)、静态随机存取存储器(SRAM)、控制器局域网络(CAN)接口电路等集成电路的多次实测,验证了该系统的可靠性及其高效稳定、集成度高、安装调试方便等特点。     

基于锎源的N沟道VDMOS器件单粒子效应研究

分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200 V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMOS单粒子效应的影响,可为VDMOS器件的单粒子辐射加固、试验验证及应用提供参考。     

基于锎源的N沟道VDMOS器件单粒子效应研究

分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMOS单粒子效应的影响,可为VDMOS器件的单粒子辐射加固、试验验证及应用提供参考。     

复杂数字电路中的单粒子效应建模综述

单粒子效应产生的软错误是影响航天电子系统可靠性的主要因素之一。对其进行建模是研究单粒子效应机理和电路加固技术的有效方法。介绍了深亚微米及以下工艺中影响模型准确性的几种效应机制,包括脉冲展宽机制、电荷共享机制和重汇聚机制等。重点分析了单粒子瞬态、单粒子翻转的产生模型和单粒子瞬态的传播模型。阐述了基于重离子和脉冲激光的模型验证方法。最后,分析了单粒子效应随特征尺寸的变化趋势,并提出了未来单粒子效应建模技术的发展方向。     

一种高温单粒子效应测试系统的设计与实现

航天器件在空间环境中存在着单粒子效应,根据研究可知高温会提升单粒子效应的敏感性,因此为了更好地评估器件的抗辐射性能,有必要建立一套高温单粒子效应测试系统.通过建立高温单粒子效应测试系统,选择ASIC和SRAM进行高温测试实验,完成了电路高温下的单粒子效应检测,证明了温度提升单粒子效应敏感性的事实.     

一种高线性度CMOS栅压自举采样开关

分析了影响MOS采样开关性能的非理想因素,提出了一种新型的栅压自举采样开关,该结构不仅能通过稳定开关管的栅源电压消除导通电阻变化带来的影响,而且能通过虚拟管来消除电荷注入带来的影响。基于华润上华0.13 um标准数模混合工艺,采用Cadence软件对电路进行了模拟,模拟结果显示这种开关线性度高,适合应用于高速高精度模数转换器中。     

DSP处理器单粒子翻转率测试系统的研制

航天器及其内部元器件在太空中会受到单粒子效应(SEE)带来的威胁,因此航天用电子器件在装备前必须进行抗SEE能力的测试评估。针对传统测试方法存在的测试系统程序容易在辐照过程崩溃、统计翻转数不准确、单粒子闩锁(SEL)辨别不清晰和忽略内核翻转统计等问题,设计了一种测试系统,通过片外加载与运行程序从而减少因辐照导致片内程序异常的现象;通过片外主控电路统计被测电路翻转数使统计翻转结果准确;通过主控电路控制被测电路时钟供给排除因频率增加导致电流过大而误判发生SEL的情况;通过内核指令集统计内核翻转数。实验结果表明,该测试系统可以实时全面地监测数字信号处理器(DSP)的SEE,并有效防止辐照实验器件(DUT)因SEL而失效。     

一种应用于脉冲式激光雷达的模拟存储ADC芯片

设计了一种应用于脉冲式激光雷达系统中基于模拟存储原理的模数转换器(ADC)芯片。介绍了ADC在激光雷达中的功能原理,设计搭建了高速时序控制电路和模拟存储阵列,并配合设计了低速流水线ADC内核电路和附属的PLL模块。仿真结果表明,该模拟存储ADC电路在激光雷达的具体应用中,可用25 MHz的低速ADC达到1.6 GHz ADC的等效功能。     

一种10位120 MS/s逐次逼近A/D转换器

基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。     

Comparator Generation and Selection for Highly Linear CMOS Flash Analog-to-Digital Converter

This paper presents a comparator generation and selection method to reduce the linearity errors—DNL and INL—for a CMOS flash analog-to-digital converter (ADC) based on threshold inverter quantization (TIQ) technique. The TIQ flash ADC requires 2 ⁿ – 1 comparators like conventional flash ADCs. However, each comparator in the TIQ flash ADC has different sizes to provide internal reference voltages, while the differential comparators have identical sizes. The design method has been incorporated into a software package and the 2 ⁿ – 1 optimized TIQ comparator layouts are generated as an output of the software package. The linearity errors against the CMOS process, power supply voltage, and temperature variations are significantly improved by the proposed comparator generation and selection method for the TIQ flash ADC. Especially, the DNL dependence on the CMOS process variation can be almost eliminated. The simulation results show 82.6% of DNL and 32.5% of INL improvements against CMOS process variation. For the other variations—power supply voltage and temperature—43.5% for DNL and 6.0% for INL improvement has been achieved. The prototype chips have been fabricated and the chip test results confirms the simulation results.     

高速模数转换器动态非线性检测的双谱方法

本文提出了利用双谱分析高速模数转换器（ＡＤＣ）动态非线性的方法，指出双谱方法可以明显地减小量化噪声对谐波分析的影响，提出动态非线性测量的灵敏度和精度。计算机模拟测试结果表明，双谱法比功率法具有高的检测分辨率的抗噪声能力。     

用于CMOS低中频GPS接收机的模数转换器的设计考虑与实现

首先对用于CMOS低中频GPS接收机的模数转换器(ADC)进行了设计考虑.由ADC引入的信噪比降低与四个因素有关:中频带宽,采样率,ADC的比特数及ADC的最大阈值与噪声均方根比值.在设计考虑的基础上,采用TSMC 0.25tan CMOS单层多晶硅五层金属工艺实现了一个4 bit 16.368 MHz闪烁型模数转换器,并将重点放在了前置放大器和提出的新的比较器的设计和优化上.在时钟采样率16.368 MHz和输入信号频率4.092 MHz的条件下,转换器测试得到的信噪失真比为24.7 dB,无杂散动态范围为32.1 dB,积分非线性为 0.31/-0.46LSB,差分非线性为 0.66/-0.46LSB,功耗为3.5mW.ADC占用芯片面积0.07 mm2.     

用于图像传感器的模数转换器研究进展

随着物联网、移动设备等应用的发展,图像传感器作为信息感知重要的窗口,需求不断增长。模数转换器是图像传感器的重要组成部分,负责将探测到的模拟信号转换为数字信号,不仅增加了系统的抗干扰能力,提升了系统的性能,还有助于在片内实现数据处理,提高系统集成度。为了适应图像传感器朝着大阵列、高帧频、低功耗、小像素尺寸等方向的发展趋势,模数转换器在速度、功耗、面积等方面存在挑战。文章概述了应用于图像传感器的模数转换器的几种主要架构,分析了这几种架构的优缺点,总结了研究进展以及未来的发展方向。     

一种8位1 GS/s折叠内插A/D转换器

基于TSMC 0.18 μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1 GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1 GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290 mW。