减小SoC系统测试功耗的方法

系统功耗主要取决于系统电源电压、负载电容及节点电平的翻转概率。前两种方法对减少SoC测试功耗的作用非常有限,而通过改变扫描寄存器的结构．即采用扫描阵列结构可以极大的降低SoC测试功耗。     

SoC门级功耗分析方法

随着IC设计规模的增大和运行频率的提高,设计中低功耗的需求也随之提高,在芯片投片之前,能够比较准确的评估出芯片的功耗是当前设计中非常关键的技术点之一。比较四种不同层次的功耗分析方法,门级功耗分析兼有精度高,分析速度快的优点。根据SPI接口电路实践,描述了门级功耗工具的使用方法,并通过门级和晶体管级分析的对比测试证明该方法能较为准确的估算出新品的功耗,为SoC项目的正常研发提供帮助。     

降低待机功耗

不久的将来,国际市场和立法机构将禁止出售待机功耗大的设备,以确保供电更加环保。本文以回扫式     

利用实时时钟降低嵌入式系统功耗

众所周知,当嵌入式系统进入IDLE状态,CPU可以进入到低功耗模式,系统功耗会降低。但在一般的嵌入式系统中,当系统进入IDLE状态后,即使没有其他设备中断,实时时钟中断也会不断唤醒CPU,这样就会大大增加系统的功耗。本文通过对实时时钟系统的修改,延长了实时时钟中断间隔,使CPU长时间处于低功耗模式,从而大大降低了系统功耗。     

用新型微控制器降低8051系统的功耗

1概述高速微控制器在便携产品中的应用越来越广泛 ,借助适当的电源管理模块 ,则可优化系统电池的使用寿命 ,因此 ,合理选择时钟源与时钟速度 ,同时适当设置停止模式、空闲模式和突发模式是降低8051系统功耗的主要途径之一。而DallasSemicon ductor的DS80C320和DS87C520则可为电池供电系统提供一种有效的低功耗方案。随着用户对便携式产品的功能和性能指标要求的提高 ,数据处理/运算所消耗的功率也大大提高 ,这有悖于便携式产品的低功耗要求 ,矛盾主要集中在微控制器上 ,因为它是便携式仪表内耗电量最大的部件之一。现有的低功耗处理器在…     

SoC系统级设计流程

简介当前的系统级芯片(SOC)越来越复杂,设计中包括有嵌入式软件运行在众多处理器内核上;这些内核又分别和存储器与外围设备相连接。随着复杂性的增长,也有越来越多的软件与硬件外设是重用的知识产权(IP)模块。现在有一种流行的设计方式,被称为以平台为基础的设计(PBD)。这种设计方式就是应用这些IP模块配置成平台;或者将这些平台的体系结构重新配置快速设计出后续的派生设计;或者按照特殊的应用要求增加一些专有的模块,使各种派生的设计具有鲜明的个性特点。在设计流程尽可能的早期,应基于SystemC的事务级(transactionlevel)开展尽可能…     

基于平台和层次化功耗管理的蓝牙SoC研究与设计

分析了蓝牙技术规范,提出了一种基于平台的蓝牙片上系统的设计方法,实现了蓝牙基带IP设计与性能评估,采用了融合有限状态机和门控时钟的低功耗设计,并结合层次化功耗管理策略实现了基于平台的低功耗蓝牙片上系统,基于实现的蓝牙系统平台完成了蓝牙SoC软硬件协同设计和验证,提出了一种基于片上系统平台的测试方法,并进行了实测,结果表明系统开发周期短、易扩展、功耗低并具有良好的传输特性。该设计已用于标准蓝牙通信系统的构建,并基于该系统平台进行蓝牙功能改进,实现了增强型蓝牙通信系统。     

SoC中低峰值功耗的BIST调度算法

本文提出了一种系统芯片(SoC)中用于降低内建自测试(Built-in Self-test，BIST)峰值功耗的调度算法。首先本文提出了基于扫描BIST的精简功耗模型，在此模型的基础上，提出了通过调整扫描周期和扫描起动时间的办法来避免过高的SoC测试峰值功耗。实验结果表明，该算法可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

一种复杂SoC可测性的设计与实现

随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要.针对某复杂32-bit RISC SoC,提出了一 种系统级DFT设计策略和方案.在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用.结果显示,该策略能取得较高的测试覆盖率和较低的测试代价.     

提高电源使用效率,降低系统功耗

任何用电设备都会涉及到电源管理,除了满足设备各子系统正常工作之外,对电源管理的另一个要求就是节能。为了达到这一目标,设备厂商需要从系统设计和器件选择开始,考虑如何提高电源使用效率,在系统各个环节降低功耗,从而实现节能的目的。     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

Low-power network-on-chip for high-performance SoC design

An energy-efficient network-on-chip (NoC) is presented for possible application to high-performance system-on-chip (SoC) design. It incorporates heterogeneous intellectual properties (IPs) such as multiple RISCs and SRAMs, a reconfigurable logic array, an off-chip gateway, and a 1.6-GHz phase-locked loop (PLL). Its hierarchically-star-connected on-chip network provides the integrated IPs, which operate at different clock frequencies, with packet-switched serial-communication infrastructure. Various low-power techniques such as low-swing signaling, partially activated crossbar, serial link coding, and clock frequency scaling are devised, and applied to achieve the power-efficient on-chip communications. The 5 /spl times/5 mm/sup 2/ chip containing all the above features is fabricated by 0.18-/spl mu/m CMOS process and successfully measured and demonstrated on a system evaluation board where multimedia applications run. The fabricated chip can deliver 11.2-GB/s aggregated bandwidth at 1.6-GHz signaling frequency. The chip consumes 160 mW and the on-chip network dissipates less than 51 mW.     

低功耗IR-UWB接收机和LNA设计研究

在分析各种超宽带(UWB)接收机系统结构的基础上,提出了一种低功耗IR-UWB接收机结构.该结构基于非相干通信机制,使用自混频技术和脉冲宽度调制方式(PPM).在该结构中,低噪声放大器(LNA)的低功耗优化是系统低功耗实现的关键.综合分析各种宽带LNA结构,提出了一种低功耗LNA设计.该LNA采用65 nmCMOS标准...     

一款低功耗SoC芯片的时钟管理策略

文章提出一种系统级和RTL级协同设计的时钟管理策略，显著地降低了时钟网络的动态功耗，弥补了现有工具只能在设计后期才能发挥作用的不足，达到降低整个SoC芯片功耗的目的；同时，分析该方案实现中可能存在的问题．并给出解决方案。     

一种高速低功耗电荷泵电路的设计

介绍了作为高速锁相环电路集成芯片一部分的高速低功耗电荷泵电路的设计。所设计的锁相环路适应高频工作环境,电路结构采用当前的主流结构———D/A混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构,没有反馈回路,提高了工作频率,并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构进行了一定的改进,既使电路结构简单,又削弱了MOS管带来的非理想特性,使得电荷注入、电荷分享、时钟脉冲馈通等寄生效应得到最大程度的减缓,同时保证高速、低功耗的电路性能。压控振荡器采用环路振荡器结构,易于集成而且功耗低。     

SoC低功耗设计中的DVS技术

随着系统芯片(SoC)集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出.动态电压调整(DVS)技术可以在不影响处理器性能的前提下,通过性能预测软件根据处理器的繁忙程度调整处理器的工作电压和工作频率,达到降低芯片功耗的目的.文中讨论了DVS技术降低功耗的可能性,介绍了如何利用两种不同的DVS技术让处理器根据当前的工作负荷运行在不同的性能水平上,以节省不必要的功耗.     

CIS片上系统中伽玛校正的低功耗设计

为了实现CMOS图像传感器(CIS)片上系统(SoC)中伽玛(γ)校正的低功耗设计,同时又保证校正的精度,提出一种查找表和直线拟合相结合的γ校正技术。算法对灰度值较低的像素使用直接查找表方法校正,对于γ曲线上升缓慢部分的像素采用分段直线拟合的方法。在直线分段时,使用外层分段与内层分段相结合的方法,达到了分段优化的目的。算法保证了图像校正精度,与使用完全查找表法相比,误差在0.5 pixel之内。基于该方法设计了一个8 bit输入/8 bit输出的VLSI模块,通过FPGA对模块进行了验证,模块占用723个LE和195个LC寄存器,比完全查找表法减少了硬件资源耗费,实现了低功耗设计。系统最大工作频率可达148 MHz,完全满足实时处理的需求。     

基于CMOS的低功耗基准电路的设计

基于带隙基准的原理,采用0.6μm、N阱CMOS工艺,文章设计了一种工作在亚阈值区的用于锂离子和锂聚合物电池充电保护芯片的低功耗基准电路。Hspice仿真结果表明:基准电压为1.068V,电源电压由1.8V到8V变化,电路最大消耗电流小于0.15μA;温度由-40℃到80℃变化,其温度系数约为±10ppm/℃。整个充电保护芯片测试结果,其功耗小于0.6μW。     

超低功耗GaAs PHEMT跨阻前置放大器

本文报导了光纤通信接收机中GaAs PHEMT工艺前置放大器的设计方法与测试结果。此前置放大器采用单电源供电，由1级放大、2级源级跟随器和1个反馈电阻组成。当前置放大器工作在2.5Gbit/s时，跨阻可达60dB Ω。采用 5V电源供电，功耗为110mW。