基于FPGA的数字频率计VHDL软件实现方法

运用VHDL在FPGA/CPLD器件上实现一种数字频率计测频系统,分析了数字频率计软件构成结构,并对其中的测频控制信号发生器电路进行了VHDL软件编程实现。     

基于VHDL的简易数字频率计的设计

本论文采用自上向下的电子系统设计方法,基于VHDL硬件描述语言设计了一种可变换量程的数字频率计,并在QuartusⅡ平台上进行仿真,在F10K10M试验箱上进行了下载验证。数字频率计的模块划分设计具有相对独立性,可以对每个模块单独进行设计、调试仿真和修改,缩短了设计周期,减小了设计复杂度。仿真波形逻辑关系与试验箱测试结果表明,所设计的电路能够满足数字频率计的功能要求,具有理论与实践意义,实现了电子电路自动化过程。     

基于Quartus Ⅱ的两种数字频率计的设计与比较

文中提出了基于Quartus Ⅱ的两种数字频率计的设计与比较,分别采用原理图输入和VHDL文本输入两种设计方法,给出设计的部分代码,在Quartus Ⅱ上对设计进行全程编译和仿真,并在ALTERA公司的FPGA器件EP1K30TC144-3上进行硬件下载验证,最后对两种设计进行比较,发现两种设计方法切实可行。     

基于EDA技术的频率计系统研究与设计

本文主要研究介绍了一种基于EDA技术的频率计系统,系统通过采用硬件语言VHDL自顶向下的设计方法来设计实现频率显示功能,其中频率的显示控制电路和频率的测量电路是设计的核心内容,系统的辅助电路多通过硬件电路来实现完成。基于EDA技术的频率计系统主要是由基准频率信号电路、显示控制和频率测量电路、显示输出电路、电源电路构成,采用EP2C8Q208C8型号的FPGA芯片作为系统的核心电路。     

基于FPGA的数字频率计的设计与制作

采用常规数字电路设计数字频率计,所用的器件较多、连线比较复杂,而且存在延时较大、测量误差较大、可靠性低的缺点。采用复杂可编程逻辑器件,以EDA工具为开发手段、运用VHDL语言编程进行数字频率计的设计,将在使系统大大简化的同时,提高仪器整体的性能和可靠性。本文     

基于VHDL的数字频率计设计

利用可编程逻辑器件(CPLD),以EDA工具为开发平台,运用VHDL语言,设计一个10K～9.9MHz的数字频率计.     

基于FPGA的数字频率计设计

针对周期测量法在高频段表现差强人意的缺点,提出了周期自适应测量法的设计方案,即在增加一项自动调整待测信号测量周期的功能。同时设计一款基于FPGA的数字频率计,其中EDA工具采用Altera公司出品的Quartus II 5.1,硬件描述语言使用VHDL,PLD芯片是Altera Cyclone EP1C6T144C8。     

基于Quartus II的两种数字频率计的设计与比较

文中提出了基于Quartus II的两种数字频率计的设计与比较,分别采用原理图输入和VHDL文本输入两种设计方法,给出设计的部分代码,在Quartus II上对设计进行全程编译和仿真,并在ALTERA公司的FPGA器件EP1K30TC144-3上进行硬件下载验证,最后对两种设计进行比较,发现两种设计方法切实可行。     

基于FPGA的数字频率计的设计

本文介绍了一种在EDA软件平台上设计数字频率计的方法，并基于altera的FPGA进行了建模和实现。     

基于FPGA的高精度频率计

为了满足硬件工程师对高精度和高带宽测频仪器的需求,设计一种基于FPGA的高精度频率计。频率计包括外围的电压跟随电路和串口通信电路以及FPGA上的分频器模块、频率计量模块和串口通信模块,并使用Altera公司的Cyclone Ⅳ芯片作为控制核心。首先待测信号经过电压跟随器的稳压和隔离,然后将稳压信号接入分频器模块,分频器模块会把频率信号以1 kHz为界限分为低频和高频信号,并对低频信号和高频信号分别采用周期测频法和脉冲计数法测频。测量的频率数据可实时通过串口上传至上位机。经过测试,频率计能够实现1 Hz的精度、200 MHz的测频带宽以及多通道检测。     

基于VHDL的数字系统层次化设计方法

通过对数字频率计系统的设计,介绍了基于VHDL语言的数字系统层次化设计方法.首先将数字系统按功能划分为不同的模块,各模块电路的设计通过VHDL语言编程实现,然后建立顶层电路原理图.使用MAX+PLUS Ⅱ开发软件完成设计输入、编译、逻辑综合和功能仿真,最后在CPLD上实现数字系统的设计.结果表明,使用这种设计方法可以大大地简化硬件电路的结构,具有可靠性高、灵活性强等特点.     

基于FPGA的数字频率计的设计

文章设计制作一款新颖实用的数字频率计。以FPGA芯片为核心处理器、以数码管作为显示器件、以74HC573作为显示驱动模块、以74HC138芯片作为作为动态扫描显示译码电路、以HCF40106六施密特反相器作为信号整形电路,以按键作为人机交互界面。设计制作数码驱动电路、显示电路、按键电路与信号整形电路等硬件电路;编程实现计数器、测频控制信号发生器、32位数据锁存器等软件模块。设计实践表明,该数字频率计具有测量既准、又快的优点。     

基于VHDL等精度频率计的设计

本文利用等精度测量原理,通过EDA技术运用VHDL编程设计一个频率计,精度范围在0.1～100MHz,给出实现代码和仿真波形,基于VHDL等精度频率计设计具有较高的实用性和可靠性。     

基于FPGA的数字Costas锁相环路的设计

介绍了应用EDA技术设计嵌入式全数字Costas锁相环路的方法．建立了连续域环路线性模型，给出环路方程，并利用连续域和离散的变换关系，即Laplace变换和Z变换的关系，由连续域环路的线性相位模型推导出了离散域环路的线性相位模型，由此来讨论二阶Costas环路在离散域实现方法，讨论了离散域中环路滤波器的传递函数及实现，讨论了DCO的离散设计方法及实现，并采用从逻辑电路的顶层到底层以及模块化的设计思想，用VHDL缟程语言，通过逻辑综合和仿真，可缟程逻辑器件FPGA予以实现．     

基于VHDL的FPGA器件设计

本文详细讨论了用ＶＨＤＬ语言进行ＦＰＧＡ设计的方法，阐明了ＶＨＤＬ语言的基本概念以及ＶＨＤＬ的综合过程，并举例说明了如何编写可综合的ＲＴＬ级ＶＨＤＬ代码。     

基于EDA技术的VHDL语言的研究与应用

VHDL是一种特殊的硬件描述语言。本文介绍EDA的发展状况、VHDL的特点,讨论了在的设计中如何简化和优化电路的方法。     

基于VHDL语言的数字智能抢答器设计

利用硬件描述语言VHDL实现智能知识问答抢答器的设计。重点阐述了抢答器各个部件的工作原理和采用硬件描述语言的设计方法。本文使用数字电路开发软件MAX+PLUSII给出了设计的仿真结果。结果表明该设计能够满足抢答器的设计要求,对FPGA硬件资源的利用高效合理。     

基于FPGA的数字频率计的设计与实现

介绍了一种运用FPGA开发软件QuartusⅡ设计的数字频率计。该数字频率计的1Hz～1MHz输入被测脉冲信号具有频率测量、周期测量、脉宽测量和占空比测量等多种用途，其测试结果由3只七段数码管稳定显示，测试量程可自动切换，测量误差小于等于0．1％。     

应用VHDL语言实现数字系统的设计

介绍了VHDL语言及其基本特点和VHDL语言在数字频率计中的具体应用，说明了用VHDL语言设计数字系统的方法，并给出了仿真结果。     

基于FPGA的数字频率计的设计

本文介绍了一种在EDA软件平台上设计数字频率计的方法,并基于altera的FPGA进行了建模和实现。