面向裕量优化的高效时钟偏差规划和延迟提取

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.     

基于有用时序偏差的时序优化方法

提出了一种利用有用时序偏差来提高电路性能的方法,利用时钟偏差规划算法在时钟树综合之前对时序偏差重新调整规划,以提高电路的性能.使用ISCAS89作为实验对象来验证算法并进行了分析.     

基于H .264/AVC解码芯片的静态时序分析约束设计

作为分析和验证电路时序行为的重要手段,静态时序分析（ STA）技术在深亚微米级ASIC设计中得到了广泛的应用,而正确的时序约束输入是时序分析工具给出正确结果的必要条件之一。文中在介绍 STA 原理的基础上,以一款H.264/AVC解码芯片为例,分析了解码芯片的时钟结构等时序信息,详细介绍了时钟定义、端口信号等关键时序约束,并重点介绍了PLL时钟偏差的约束设计。时序分析工具PT分析及与动态仿真的交叉验证的结果表明,解码芯片时序约束设计完整、正确。     

一种数据存储SoC芯片的静态时序约束设计

静态时序分析主要依赖于时序模型和时序约束，是数字芯片时序验证的重要方法，其中时序约束是用来描述设计人员对时序的要求，如时钟频率、输入/输出延迟等。正确的时序约束可以缩短芯片设计周期，更快更好地完成静态时序分析。针对一款数据存储SoC芯片中的多时钟域异步设计要求，以及如何正确处理时序约束存在的问题，提出一种多分组异步时钟的全芯片时序约束，采用虚假路径、多时钟域分组、禁用单个寄存器多时钟分析设置等方法修复和优化设计规则、建立时间和保持时间违例，解决SoC存储芯片静态时序分析中的时序问题，保证所有时序路径正常满足时序逻辑功能要求，完成时序收敛，达到签核标准。     

基于随机配置法和输入端缩减技术的统计静态时序分析

在考虑工艺偏差影响的统计静态时序分析中,针对求解多个随机分布最大值(MAX)的关键问题,提出一种快速MAX算法.该算法将统计输入下的MAX问题转换为求解一组离散配置点上的确定性MAX问题,并用带权最小二乘来计算MAX输出多项式的系数;基于稀疏网格技术有效地减少配置点数,提出输入端缩减技术,进一步提高了MAX的计算效率.ISCAS85基准电路的实验结果表明,该算法较已有的二阶矩匹配算法和基于降维的随机Galerkin算法明显地提高了精度,且效率相当;与10000次蒙特卡罗的结果相比,中值和方差的相对误差基本小于5%,且有100倍的速度提升.     

面向时序图数据的快速环枚举算法

时序图数据是一类边上带有时间戳信息的图数据.在时序图数据中,时序环是边满足时间戳递增约束的回路.时序环枚举在现实中有着很多应用,它可以帮助挖掘金融网络中的欺诈行为.此外,研究时序环的数量对于刻画不同时序图的特性也有重要作用.基于2018年由Rohit Kumar等人提出的时序环枚举算法（2SCENT算法）,提出一种通过添加环路信息来削减搜索空间的新型时序环枚举算法.所提出的算法为一个两阶段的算法：1）首先,通过遍历原图获得所有可能会形成环路的节点,以及相应的时间和长度信息;2）然后,利用以上信息进行动态深度优先搜索,挖掘所有的满足约束条件的环.在4个不同的真实时序图数据集上进行了大规模的实验,并以2SCENT算法作为基准对算法进行了对比.实验结果表明,所提出的算法较之前最好的2SCENT算法要快50%以上.     

基于组合逻辑最小化技术的时序逻辑综合方法

介绍一种以组合逻辑最小化工具为基础，提出按满足压缩状态表约束关系进行状态分配的新思想，通过一系列的转换，可完成从描述时序逻辑的原始状态表到满足该状态表状态转换要求的由ＰＬＡ作为组合逻辑部件的时序逻辑电路的转换。由于该时序逻辑综合新方法在处理过程中要涉及解大型覆盖表的问题，为此提出满足压缩状态表约束关系的状态分配的简化算法。文中用一些实例说明简化算法的具体运算过程。结果表明简化算法可导出满足原始状态表的较简化的时序逻辑表达式。     

一种CDC信号滑动窗口时序分析方法

异步时钟域设计中CDC信号的时序分析及收敛是超大规模高频数字电路设计功能正确的重要保证。为了减少设计面积,提出了一种CDC信号滑动窗口时序分析方法,该方法在每种corner的每条CDC通路上单独设置适当的时序约束窗口进行时序计算与分析,有效避免了常用的固定约束分析方法由于约束条件过严导致的虚假时序违反及不必要的时序修复,而使设计面积增大的问题,减轻了CDC电路的后端设计工作量。在16 nm工艺下的实验结果表明,该方法在时钟树偏差较大时与固定约束分析方法相比显著节省了设计面积。     

工作流时序约束模型分析与验证方法

为了解决工作流时间建模与时序一致性验证问题,以时序逻辑和模型检查为基础,提出了一种工作流时间建模与时序一致性验证方法.该方法用一阶逻辑描述工作流模型及其时间信息,用时序逻辑描述工作流的时序约束,用模型检查算法对时序约束进行验证与分析.该方法不是针对某一种时序约束提出来的,而是能够验证任何用时序逻辑描述的工作流时序约束.该方法还能够对未通过验证的时序约束提供工作流运行实例作为反例,帮助用户定位模型的问题.以一个工作流时间建模和时序一致性验证的实例证实了所提出方法的有效性.     

TD-H2H:时序图上的最短路径查询

道路网络上的最短路径查询是一个已经被广泛研究的基本问题。现有的研究通常将道路网络建模为静态图,查询给定节点间距离最短的路径。然而,道路网络具有时序性,将道路网络建模为时序图更符合实际情况。与静态图相比,时序图的规模更大,结构也更为复杂,增加了时序最短路径的查询难度。时序最短路径是指在给定出发时间下,时序图上源节点和目的节点之间旅行时间最短的路径。因此,时序最短路径的结果受给定出发时间影响,为时序最短路径的查询带来了新的挑战,传统的最短路径算法不适用于时序最短路径的查询。将道路网络建模为时序图,并基于树分解提出了TD-H2H索引,利用该索引可以快速准确地实现时序最短路经查询。首先,研究了时序图上的树分解问题,提出时序树分解算法,将图结构转变为树结构。然后,通过树分解快速确定索引结构,提出了高效的索引构建算法,用以构建TD-H2H索引。最后,基于TD-H2H设计了高效的最短路径查询算法TD-OAI。在4个真实公开的数据集上与现有算法进行了实验,结果表明提出算法的查询效率优于现有算法1～2个数量级,证明了提出算法的有效性和效率。     

时延约束下快速门级双电压分配算法

针对门级电压分配算法速度慢的问题,提出了一种时延约束下基于门分组的双电压分配算法。通过门工作在低、高电压下的延时差与时延裕量的比较,将门分为高电压门组和低电压门组;针对违反时延约束的关键路径上的低电压门（称为关键低电压门）,采用最小割法逐渐升高其电压至电路满足时延约束。通过对ISCAS’85标准电路测试的实验结果表明,与已发表的算法比较,不但功耗有一定改进,且算法速度快。     

接口时序一致性连续定量监测技术研究

为了解决电气系统接口时序一致性的长期连续定量监测问题,设计了一种基于对比测试的时序一致性监测系统。该系统通过建立时序参数的描述模型将时序约束统一为约束矢量并通过图形化界面输入,约束矢量包含时序参数的测点及约束条件。将理想时序周期内同一事件下各信号的逻辑值编为事件码并按事件先后顺序排列,以事件码序列为码型触发的模式序列,基于设计的DEW-BM算法捕获与模式序列匹配的目标数据序列并计算其中各时序参数的测量值,通过验证测量值是否满足约束不等式给出接口时序一致性的监测结果(Pass/Fail)。测试结果表明,监测系统能够正确捕获目标信号,时序一致性分析结果与理论期望结果一致,监测系统具有一定的正确性和通用性。     

基于曲线拟合的OFDM系统帧同步算法

提出了一种利用帧同步度量的几何特性进行统计判决的高性能帧同步算法。传统算法的帧同步位置通过同步度量的最大值判决获得,既没有极限运算也没有期望运算,缺少了统计平均且产生了方差。该文提出的算法对帧同步度量进行梯形曲线拟合,加入了极限运算和数学期望,并针对工程实现给出了低复杂度简化算法和复杂度分析。经过大量仿真实验证明,该算法的性能比Schmidl算法有明显改善,且复杂度要比其他同类算法低很多。     

一个基于确定性退火的时延驱动标准单元布局算法

提出了一个基于确定性模拟退火技术的时延驱动标准单元布局算法,实现在满足时延约束和宽高比约束的前提下优化版图面积,与基于一般的随机模拟退火技术的标准单元布局算法相比,该算法的运行速度快、布局效果较好。     

在Altera的FPGA中实现高速Link口的时序约束方法

在FPGA内部布线资源有限的情况下,将多路TS201 Link口的接口逻辑约束在FPGA固定的区域内并使它达到较高的传输速度,是一件很困难的事情。在Altera的FPGA开发中,正确地利用SDC(synop-sys design constraints)时序约束方法和TimeQuest时序分析器可以使这件事情变得容易。详细地讲述了在FPGA中对多路全双工Link口的接口逻辑进行时序约束的方法,并使Link口的传输速度达到300 MB/s。     

利用块几何约束及视差概率的立体匹配算法

为了解决倾斜表面或曲面的匹配问题,提出了一种基于图像分割块之间的几何约束和视差值的概率分布信息的视差估算方法。在一个全局能量函数中增加了图像分割块之间的几何约束项,通过计算匹配能量得到分割块的最优视差平面。为了确定可信像素和可信分割块,利用了视差的概率分布信息。同时,利用了分割块之间的几何约束和分割块内像素之间的约束来估计不可信像素点的视差值。用包含大视差范围、更多倾斜表面、曲面和弱纹理表面等典型图像对所建议的算法进行测试,实验结果表明,该方法对于存在倾斜表面和曲面的立体视差计算是有效的。     

Joint timing recovery and decoding algorithms for non-binary LDPC coded systems

In this paper, we present two joint timing recovery and decoding algorithms for non-binary low-density parity-check (LDPC) coded systems. To estimate the timing offset, the first algorithm utilizes the percentage of the satisfied check nodes (SCNs), while the second algorithm utilizes the soft decision metrics (SDMs). Both SCNs and SDMs are fed back from the LDPC decoder, which can be implemented by either the well-known q-ary sum-product algorithm (QSPA) or other low complexity algorithms, such as the X-EMS algorithms. Simulation results show that the proposed algorithms suffer from a little performance degradation compared with the perfect timing system. Simulation results also show that X-EMS algorithms aided by the timing recovery algorithm using SDMs outperform QSPA aided by the timing recovery algorithm using SCNs, but with a much lower complexity. This implies that the performance is mainly affected by the timing recovery algorithms.     

移动环境下OFDM系统定时同步算法

针对移动环境TOFDM系统的定时同步问题,提出了一种解决算法。该算法基于0FDM系统的Preamble实现,包括定时捕获与定时跟踪两部分。同时,在考虑符号定时误差和样值定时误差的条件下,建立了OFDM系统的数学模型,分析了两种定时误差对系统接收性能的影响。最后阐述了定时同步算法的实施流程,给出了一种同步捕获位置和跟踪位置的判决方法,分析了门限值的设定对算法锁定精度的影响。仿真结果表明,所提出的定时同步算法具有同步精度高和易于实现的特点。     

引入统计先验的人脸图像恢复

将人脸形状和纹理的统计先验作为约束，引入经典正则化图像恢复算法框架，并给出迭代求解算法；同时，定义了反映图像模糊程度的边缘活动度，并在迭代的每一步中计算图像的边缘活动度，以确定在迭代求解过程中人脸先验对解进行约束的程度．由于人脸统计先验的约束以及引入边缘活动度来指导迭代求解过程，避免了由经典恢复算法得到的结果中会出现的振铃波纹．对实验结果的分析和主观感受表明：文中算法在恢复质量和抗噪能力方面均取得令人满意的结果．     

时间约束工作流的可调度性分析

提出一种时间约束工作流的可调度性分析方法。针对时间约束Petri网（Timing Constraint Petri Nets,TCPN）为普通Petri网无法建模多参与资源的不足,给出了扩展的时间约束Petri网（w-TCPN）的定义;结合w-TCPN的拓扑结构,从模型和实例两个层次,给出了w-TCPN变迁可调度的判定定理;提出了时间约束的调整策略。w-TCPN的研究使得时间约束工作流的建模和可调度性分析更加合理。