一种530 MHz低功耗锁相倍频集成电路的研制

为适应星载测控系统小型化、集成化和低功耗的需要，根据国内集成电路工艺条件，设计并制作了一种特高频锁相倍频集成电路。其最高工作频率大于530MHz，功耗小于60mW。介绍了该集成电路的电路原理、工艺和版图的设计方法。     

S频段小型化低相噪倍频器设计

本文利用阶跃恢复二极管的非线性特性设计了一款S频段低相噪高阶倍频器.倍频器输入频率100MHz,输出频率2GHz,输出功率0~5dBm,输出信号杂散10GHz内优于-90dBc,残留相位噪声指标优于-130dBc/Hz@1kHz.创新性地集成FBAR带通滤波器,电路尺寸小于24mm×14mm×5mm.     

A Frequency Multiplication Resonant Inverter With Constant Frequency Phase Control

The schematic and analysis of a voltage-fed resonant inverter are presented in this paper. The topology of the inverter allows operation of the resonant tank at higher harmonics and multiples of the switching frequency. The resulting loss in voltage gain is compensated through the use of multiple commutation poles employing low-cost modestly rated MOSFETs. The proposed topology can control power throughput at a fixed frequency through pole phase-shift modulation. Zero voltage switching is maintained down to no load and within the entire input voltage range. Measurements from a multimegahertz 100-W inverter confirm the theoretical predictions, as well as the suggested design and control approach.     

一种基于斜率-电阻相位插值的低功耗十倍频电路北大核心

基于65 nm CMOS工艺设计了一种低功耗低成本十倍频电路。在1.2 V电源电压下，电路功耗小于0.53 mW。提出了一种低复杂度的5段斜率-电阻相位插值方法，通过对四路正交斜率信号进行电阻相位插值，在8 MHz到24 MHz的输入频率范围内，实现了可重构的十倍频电路。该电路结构简单，仅包含正交方波信号发生器、斜坡信号发生器和提出的5段斜率-电阻相位插值器，可用于低功耗、低成本的倍频场合，且具有可接受的频率偏差。在输入频率为16 MHz,输入功率为-2.0 dBm时，电路输出功率为-12.9 dBm,倍频效率为4.40%。     

一种用于阵列测向的多通道幅相误差校正方法

在阵列测向研究领域,无论采用何种算法,都有一些假定的理想前提条件,这将不影响算法的正确性验证.但在实际的系统应用中时,这些假定的条件,有的就不再成立,从而使测向算法产生较大的估计误差,甚至失效.提出了一种通道误差校正方法,可对由于各通道在制造时不可避免产生的幅度与相位误差进行校正.仿真结果证明,这种校正方法是有效的.     

阶跃恢复二极管倍频器的设计

阶跃恢复二极管常用于单阶高次的倍频器设计,我们将讨论如何利用阶跃恢复二极管的强非线性特征,设计一个微波倍频器。倍频器的设计要求是输入频率为100MHz,能够宽带输出1～3GHz的信号,同时能够输出2GHz的点频信号。首先将使用软件HSpice仿真和设计一个梳状发生器,然后使用软件ADS(Advanceddesignsystem)仿真和设计一个其带宽为100MHz,通带为1．95GHz～2．05GHz的带通滤波器。     

一款低抖动宽调节范围锁相环频率合成器的设计

提出了一种基于SMIC公司0.18μm工艺、输出频率范围为1 GHz～3 GHz的低抖动电荷泵锁相环频率合成器设计方法.该设计方法采用一种新型自动调节复位脉冲的鉴频鉴相器结构,可以根据压控振荡器反馈频率自动调节不同的脉冲宽度,用以适应不同的输出时钟.仿真结果显示该器件能够有效降低锁相环频率合成器的抖动,其最大峰-峰值抖动为20.337 ps,锁定时间为0.8μs,功耗为19.8 mW.     

适用于10/100Base-T以太网的低抖动频率综合器

计了一种用于10/100BaseT以太网收发器的频率综合器电路．该电路自适应工作在10和100Mbps两种模式下,并能自由切换．电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积．在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps．测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求．芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V．     

一种Ka波段倍频器设计

采用肖特基势垒二极管DMK2790,利用ADS与HFSS,进行了Ka波段无源二倍频器的设计。输出频率为38GHz,仿真结果表明,倍频损耗小于5dB。     

A Low-Jitter Open-Loop All-Digital Clock Generator With Two-Cycle Lock-Time

A portable clock generator, which solves the duty ratio and jitter problems of the input clock, has been developed. In the proposed clock generator, the complementary delay line generates a series of multiphase clocks. The 0-to-1 transition detector finds the 2 pi phase delayed position among the multiphase clocks produced by the complementary delay line, and then, the select signal generator chooses the proper path to generate the delayed output clock. As a result, the proposed open-loop and full-digital architecture achieves a fast lock time of two clock cycles. Also, it is a simple, robust and portable IP and consumes only 17 mW at an input clock frequency of 1.6 GHz. In addition, a complementary delay line is implemented to achieve high phase resolution over a wide frequency range. The proposed clock generator is implemented in a 0.18-mum CMOS process and, occupies an active area of 170 mum times 120 mum. Also, it operates at various input frequencies ranging from 800 MHz to 1.6 GHz.     

一种基于倍频技术的低相噪X波段频率源设计

为得到低相噪的X波段微波信号,运用微波倍频技术的原理设计了一种频率源。分别针对双极晶体管和场效应管倍频电路进行了具体分析和工程调试。最终完成的频率源实现了低相噪性能,相噪指标为-87 dBc@100 Hz,-102 dBc@1 kHz,-110 dBc@10 kHz。测试结果表明倍频电路除损失理论上的相位噪声外,基本不附加噪声。     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

A Novel Balanced MMIC Frequency Multiplier Configuration

A characterisation method, suitable for the study of balanced MMIC frequency multiplier circuits is presented. Using this approach, a number of frequency doubler and tripler configurations are considered. The influence of the non-ideal amplitude/phase balance characteristics of some planar hybrids on the harmonic rejection properties of these circuits is discussed. Optimum circuit configurations for doubler and tripler applications are proposed. Design details for a novel generalised configuration, which can be utilised for the balancing of single-ended multiplier circuits of any order, are outlined. The harmonic generation characteristics inherent in this approach are discussed.     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

适用于10/100Base-T以太网的低抖动频率综合器

设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V.     

Adaptive-Bandwidth Phase-Locked Loop With Continuous Background Frequency Calibration

This brief presents an adaptive-bandwidth (BW) phase-locked loop (PLL) that retains the optimal jitter performance over a wide frequency range via continuous background frequency calibration. The effective center frequency of the voltage-controlled oscillator (VCO) is calibrated by adjusting the feedforward division factor while a dual-PLL architecture hides the switching transients. As a result, the core ring oscillator only needs to operate over a narrow frequency range of 2 : 1 that is optimal for the jitter, supply sensitivity, and charge pump current mismatch over process, voltage, and temperature (PVT) conditions. The prototype PLL was fabricated in a 0.13-$muhbox{m}$ CMOS process, consumed 36 mW of power, and occupied $1.1 times 0.46 hbox{mm}^{2}$ of area. The measured root-mean-square (RMS) tracking jitter was less than 0.2% of the reference clock period for the wide range of output frequency (2 MHz–1 GHz) and multiplication factor $(2^{0 - 9})$, which supports that the PLL BW scales adaptively with the reference frequency. Compared to a PLL without frequency calibration, the proposed PLL demonstrated the jitter reduction up to 80%.      

高精度可调频调相的正弦信号源

文章介绍了一种应用于电度表校表系统中的高精度的可调频调相正弦信号源的实现方法。以单片机作为控制器件 ,利用大规模可编程逻辑器件设计大部分的外围电路 ,采用EPROM存储数据 ,最终通过D/A转换器实现两路正弦波形的输出 ,达到校表系统对频率和相位的调节精度的要求     

倍频器的研究

对各种倍频器进行了分析，重点叙述了三极管倍频器和宽带倍频器，并给出了典型工程应用的倍频电路。     

适用于HDTV的低抖动时钟电路

采用高速鉴频鉴相器、抗抖动电荷泵和差分对称负载延迟单元优化结构,综合分析环形振荡器各类噪声模型,设计了一种适用于HDTV的低抖动时钟电路。芯片采用SMIC 0.35μm标准CMOS工艺,3.3 V电源电压。在一定测试环境下,输出30 MHz时钟信号抖动σ仅为10.4 ps,能很好地满足电路设计要求。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.