高速SOI MOS器件及环振电路的研制

采用SOI/CMOS工艺成功地研制出沟道长度为0.8μm的SOI器件和环振电路,在5V和3V电源电压时51级环振的单门延迟时间分别为82ps和281ps,速度明显高于相应的体硅电路.由于采用硅岛边缘注入技术,寄生边缘管得到较好的抑制.对沟道宽度对SOI器件特性的影响进行了讨论.实验表明SOI器件是高速和低压低功耗电路的理想选择.     

超高速CMOS/SOI51级环振电路的研制

利用CMOS/SOI工艺在4英寸SIMOX材料上成功制备出沟道长度为1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路,从单管的开关电流比看,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流.所研制的51级CMOS/SOI环振电路表现出优越的高速度性能,5V电源电压下单门延迟时间达到92ps,同时可工作的电源电压范围较宽,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景.     

低压高速CMOS/SOI器件和电路的研制

采用全耗尽CMOS／SIMOX工艺成功地研制出了沟道长度为0．5μm的可在1．5V和3．0V电源电压下工作的SOI器件和环形振荡器电路．在1．5V和3．0V电源电压时环振的单级门延迟时间分别为840ps和390ps．与体硅器件相比，全耗尽CMOS／SIMOX电路在低压时的速度明显高于体硅器件，亚微米全耗尽CMOS／SOI技术是低压低功耗和超高速集成电路的理想选择．     

0.8 μm PDSOI CMOS器件和环振电路研究

研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论.     

深亚微米薄膜CMOS／SOI电路的集成器件线路模拟

开发了适用于薄膜亚微米、深亚微米ＣＭＯＳ／ＳＯＩ电路的集成器件线路模拟软件，该模拟软件采用集成数值模型，将薄膜ＳＯＩ器件的数值模拟与电路模拟有机地结合在一起，实现了薄膜亚微米、深亚微米ＣＭＯＳ／ＳＯＩ电路的精确数值模拟，利用这一软件较为详细地分析了硅层厚度为５０￣４００ｎｍ、沟道长度为０．１５￣１．０ｕｍ的ＣＭＯＳ／ＳＯＩ环形振荡器电路，使我们对深亚微米薄膜ＣＭＯＳ／ＳＯＩ环振的特性及工作机理了较     

硅盒结构集成MOS环振式压力传感器

本文报道了一种硅盒结构的、具有频率输出的集成MOS环振式压力传感器。结果表明,与该结构相对应的硅盒技术与IC工艺完全兼容,非常适合集成压力传感器的制作,为进一步研制各种集成压力传感器提供了一种简单的、先进的技术。文中还讨论了硅盒结构PMOSFET的力敏特性。     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/ SOI环振比 0 .8μm部分耗尽 CMOS/ SOI环振快 30 % ,比 1 μm全耗尽 CMOS/ SOI环振速度提高 1 5% .     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽SOI(FDSOI)CMOS器件和电路经过工艺投片,取得良好的结果,其中工作电压为5V时,0.8μm全耗尽CMOS/S0I101级环振的单级延迟仅为45ps;随着硅层厚度的减薄和沟道长度的缩小,电路速度得以提高,0.8μm全耗尽CMOS/SOI环振比0.8μm部分耗尽CMOS/SOI环振快30%,比1μm全耗尽CMOS/SOI环振速度提高15%.     

高温薄膜SOI MOS器件硅膜厚度的设计考虑

根据薄膜ＳＯＩ ＭＯＳ器件的特点和高温应用的特殊考虑，采用计算机模拟技术，得出最大耗尽层宽度ｘｄｍａｘ和衬底掺杂浓度ＮＢ及温度Ｔ的关系曲线。研究结果表明，在常温下ｘｄｍａｘ随ＮＢ的增大而减小当ＮＢ一定时，ｘａｍａｘ随温度的升高而减小。因此，为满足薄膜器件的硅膜厚度ｄＳｉ小于ｘｄｍａｘ的条件及温度应用的特殊要求，高温薄膜ＳＯＩ ＭＯＳ器件ｄＳｉ的设计必须考虑ＮＢ和温度的综合影响。     

AMLCD数据线驱动电路的研制

本文讨论了ＡＭＬＣＤ数据线驱动电路的电路结构和设计考虑，报导了在ＶＬＳＩ／ＰＤＬＣ中片上数据线驱动电路的研制结果。     

SOIMOS器件的低温特性

本文概述性地探讨了低温ＳＯＩＭＯＳ器件的基本特性，如电流－电压特性、迁移率、阈值电压及亚阈值特性等，并介绍了该器件中所存在的一些效应。     

SOI材料MOS器件高温特性的模拟

本文介绍了ＳＯＩ材料ＭＯＳ器件内部特性（杂质浓度分布、载流子浓度分布、电流密度分布及电势分布）在３００Ｋ和５３７Ｋ条件下的模拟结果，并进行了理论分析和验证。     

体硅、SOI和SiCMOS器件高温特性的研究

首先介绍了体硅 MOS器件在 2 5～ 30 0℃范围高温特性的实测结果和分析 ,进而给出了薄膜 SOI MOS器件在上述温度范围的高温特性模拟结果和分析 ,最后介绍了国际有关报道的Si C MOS器件在 2 2～ 4 50℃范围的高温特性。在上述研究的基础上 ,提出了体硅、SOI和 Si C MOS器件各自所适用的温度范围和应用前景     

薄膜SOI MOS器件阈值电压的解析模型分析

研究了薄膜全耗尽增强型 SOIMOS器件阈值电压的解析模型 ,并采用计算机模拟 ,得出了硅膜掺杂浓度和厚度、正栅和背栅二氧化硅层厚度及温度对阈值电压影响的三维分布曲线 ,所得到的模拟结果和理论研究结果相吻合。     

薄膜全耗尽积累型SOI MOS 器件在( 27～300℃) 宽温区高温特性的研究

本文在对p^ pp^ 结构薄膜全耗尽积累型SOA MOS器件导电机理和基本特性研究的基础上，进一步研究了实验样品在（27－300℃）宽温区高温特性，理论和实验研究结果表明p^ pp^ 结构薄膜全耗尽积累型SOI MOS器件实验样品在（27－300℃）宽温区具有良好的高温特性。     

DCIV技术表征MOS/SOI界面陷阱能级密度分布

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图.分别对部分耗尽的nMOS/SOI和pMOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图.结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109 cm-2·eV-1,而远离禁带中央的陷阱能级密度量级为1011 cm-2·eV-1.     

SOI技术特点及晶圆材料的制备

随着微电子技术发展,要使器件水平进一步提高,除了进一步缩小芯片的特征尺寸外,采用新型材料也是有效的方法。文章介绍了SOI解决方案,阐述了SOI器件与体硅器件相比具有的明显优点。文章重点介绍了SOI晶圆材料的制备方法,目前广泛使用且较有发展前途的SOI的材料制备方法主要有注氧隔离的SIMOX（Seperation by Impolanted Oxygen）方法、硅片键合和反面腐蚀的BESOI（Bonding-Etchback SOI）方法、将键合与注入相结合的Smart Cut SOI方法。指出了SOI很有可能成为今后高性能和高可靠集成电路材料的主流。     

MOS结构电容高频C-V特性的应用

CMOS工艺的发展要求栅介质层厚度不断减薄,随着栅极漏电流的不断增大使用准静态的方法测量器件特性不稳定。根据这一情况,提出用高频电容电压(C-V)来评价深亚微米和超深亚微米器件工艺。通过高频C-V法结合MOS相关理论可以得到介质层的厚度、最大耗尽层宽度、阈值电压、平带电压等参数以及栅介质层中各种电荷密度的分布,用以评价栅介质层和衬底的界面特性。文章提出通过电导对测量结果进行修正,使其能够适用更小尺寸器件的要求,使高频C-V法能够在不同的工艺下得到广泛的应用。     

SOI器件及应用

文章介绍了各种SOI器件的结构及特点,指出了各种器件的优越性能。同时文中还介绍了在SOI结构上制作电路的工艺及需要开发的技术。在此基础上概括介绍了SOI器件的各种应用。