用全速电流测试检测AT89C51微处理器的实验研究

全速电流测试是一种新的电路测试方法,现以AT89C51微处理器为例,说明用全速电流测试进行微处理器测试的可能性.在实验中,让微处理器重复执行选定的指令序列,以普通的万用数字电流表测量微处理器消耗的平均电流,并给出了指令序列的产生方法.实验结果表明,用全速电流测试在指令级对AT89C51微处理器进行测试是可行的.通过测试所有的数据通路,不但可以检测数据通路的故障,而且可以检测由于控制错误而引起的数据传送错误.     

提高瞬态电流自动测试生成时间效率的方法

瞬态电流测试可以检测一些用电压测试和稳态电流测试不能检测的故障。对每一个故障都进行一次测试生成所花费的时间太多,而且没有必要。针对用瞬态电流测试来检测晶体管开路故障（Stuckopen Fault）,研究精简故障数目,提高测试生成效率的方法。通过从靠近电路原始输出端向原始输入端逐渐进行测试生成以及其他一些办法,可以明显提高测试生成的时间效率。模拟实验结果表明,测试生成算法执行时间大约减少了70%。     

用全速电流测试方法检测PIC12F509微处理器

全速电流测试是一种新的电路测试方法。这里将一种指令级的全速电流测试方法应用到RISC指令集流水线结构的PIC12F509微处理器测试实验中。实验结果表明使用指令级的全速电流测试方法对PIC12F509微处理器进行测试是可行的。     

一种基于遗传算法的动态电流测试生成方法

针对数字电路测试矢量生成复杂、数量庞大的问题,研究了采用遗传算法进行优化选择的数字电路动态电流测试矢量生成方法.利用遗传算法全局优化、并行处理结构等特性来获得冗余度较小的精简测试集.将得到的测试集施加至电路中,并检测数字电路动态电源电流,再采用小波包分析提取故障特征信息,用BP神经网络来进行故障定位.以ISCA85'基准电路C432为例,验证了文中方法的有效性和可行性.实验结果表明所提出的新方法可以在较小的测试集下达到100%的故障诊断率.     

基于EFSM用户自定义故障模型的测试集生成

提出了一种用户自定义故障的EFSM测试集生成方法。该方法应用EFSM切片对EFSM模型进行合理的缩减,有效地避免了从EFSM到FSM转换得到测试集而产生状态空间爆炸的问题,也得到最短的测试用例集合。实验结果表明了新算法对生成最短EFSM测试集是有效的。     

基于故障划分的并行测试生成算法

文章从理论上分析了提高基于故障划分的并行测试生成算法的加速比的途径.在此基础上,提出了把相关故障识别和最短路径敏化相结合的基于输出扇入锥的逆向故障划分方法BFPOC（backword fault partitioning of output fan-in cones）,并把该方法与Banejee推荐的基于输入扇出锥的正向故障划分方法TFPIC（toword fault partitioning of input fan-out cones）和常用的基于故障顺序的等步长划分方法EDPFS（equal dis     

基于MAF模型的串扰时延故障的测试矢量生成

随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。     

基于多故障模型的并发测试生成方法

精简测试向量集是解决电路测试问题的一种行之有效的方法。针对故障电路,采用多故障模型方法可以简化有多个单故障的电路,且保持电路功能完整。论文在结构分析的基础上,利用多故障模型寻找故障集中的并发故障,建立并发关系图,并运用分团的思想对故障集中的并发故障进一步划分,以获得故障集的并发测试集。与传统的方法相比,并发测试生成将获得更加精简的测试向量集。     

一种用于动态电流测试的故障模拟算法

本文针对动态电流测试,提出了动态电流通路和动态电流通路故障的概念以及基本逻辑门的动态电流通路故障模型,在波形模拟器的基础上给出了一个用于动态电流测试的故障模拟算法。     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.     

网络协议测试生成方法综述

在简单介绍协议测试及一致性测试的基础上,重点评述了测试生成方法的发展状况,将其分为两大类:基于形式化描述模型和非形式化描述模型。对形式化模型中的基于有限状态机模型的测试生成方法作了重点介绍。同时对基于扩展有限状态机、确定有限状态机、标号变迁系统、外部行为描述等模型的方法也作了介绍。对每类方法均介绍了它的主要原理和重要概念,分析了它的特点及局限性。最后指出了这一领域中有待进一步研究的若干问题和发展趋势。     

相邻因素组合测试用例集的最优生成方法

软件系统是一个复杂的逻辑系统,有很多因素可能影响系统的正常运行,组合测试可以对这些因素及其相互作用可能对系统产生的影响进行检测.针对一类只在相邻因素间存在相互作用的系统,文中提出了相邻因素组合测试的概念,分别给出了相邻因素两两(二维)组合覆盖表、相邻因素N(N＞2)维组合覆盖表和多重维数相邻因素组合覆盖表的生成算法,并证明了3个算法均可以生成数量最优的相邻因素组合测试用例集.最后通过实际应用场景,分析了相邻因素组合测试的应用价值.     

用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

On the Use of Functional Test Generation in Diagnostic Test Generation for Synchronous Sequential Circuits

We study the relationship between diagnostic test generation for a gate-level fault model, which is used for generating diagnostic test sets for manufacturing defects, and functional test generation for a high-level fault model. In general, a functional fault may partially represent some of the effects of one gate-level fault but not another. Generating a test sequence for the functional fault is then likely to detect one gate-level fault but not the other, thus distinguishing the two faults. This relationship points to the ability to use a functional test generation procedure (that targets functional fault detection) as a way of generating diagnostic test sequences for gate-level faults. We use this observation in two ways. The more direct way is to define functional faults that correspond to the differences between pairs of gate-level faults. The second way is to use functional test sequences as diagnostic test sequences without explicitly considering gate-level faults. We support the use of the resulting procedures with experimental results.     

成对测试中的测试生成策略研究

测试用例生成是软件测试的关键,成对测试是根据特定的测试原则研究测试用例的产生方法。基于这一原则分别构造了IPO-H算法和IPO-V算法的测试以产生整个测试用例,具有产生的测试用例少,时间消耗小等优点。并与另一个成对测试的测试生成工具AETG(高效自动测试生成器)进行了比较、分析,证明了改进的IPO策略便于构造自动测试工具。     

用于电流冲击实验的合闸角控制系统

介绍了一种用于短路试验的合闸角控制系统设计方案。阐述了系统结构和原理,详细介绍了系统的硬件构成,给出了总体结构图和过零检测电路原理图,并给出了控制用DSP开发板上加载的C程序流程图。实验结果表明,该系统可以精确控制短路试验中线路电流合闸角的大小。     

Design-for-Testability Features and Test Implementation of a Giga Hertz General Purpose Microprocessor

This paper describes the design-for-testability(DFT) features and low-cost testing solutions of a general purpose microprocessor. The optimized DFT features are presented in detail. A hybrid scan compression structure was executed and achieved compression ratio more than ten times. Memory built-in self-test(BIST) circuitries were designed with scan collars instead of bitmaps to reduce area overheads and to improve test and debug efficiency. The implemented DFT framework also utilized internal phase-locked loops(PLL) to provide complex at-speed test clock sequences. Since there are still limitations in this DFT design,the test strategies for this case are quite complex,with complicated automatic test pattern generation(ATPG) and debugging flow. The sample testing results are given in the paper. All the DFT methods discussed in the paper are prototypes for a high-volume manufacturing(HVM) DFT plan to meet high quality test goals as well as slow test power consumption and cost.     

用不同敏化方法提高超速测试的故障覆盖率

面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能地检测到小时延缺陷。超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法来有效地提高测试质量。同时,文中首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择地进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷的结点的跳变时延故障覆盖率(TDF)。在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生,能在低的cpu时间里取得更高的跳变时延故障覆盖率。