ADPLL数学建模与设计实现

全数字锁相环(ADPLL)与混合信号锁相环相比,具有功耗低、面积小、锁定时间短和易于移植等优点.提出了一种新的全数字锁相环结构,建立了该锁相环的系统级数学模型,通过Matlab仿真验证了系统的可行性,并用非线性理论证明了该系统的稳定性.并用建立的系统结构实现了ADPLL的电路版图,电路版图经0.13 μm工艺流片验证,实现了输入为2～25 MHz、输出为25～500 MHz的全数字锁相环电路样品.     

基于verilog-A数控LC振荡器系统的行为级建模

在全数字锁相环中数控振荡器和由∑△调制器所构成的系统是一个规模很大的电路,采用传统的电路级描述难以在现有的EDA工具中仿真.为此提出了一种基于Verilog-A语言的行为级建模方法来对系统进行仿真.详细介绍了数控振荡器系统中各模块的建模方法,并给出了各模块建模的关键代码.仿真结果表明对数控振荡器的行为模型不仅能提高仿真效率还能很好模拟实际系统.该行为模型具有较好的实用性,所得结果可用于指导具体电路的设计.     

一种新型的时间域全数字锁相环Z域模型

针对振荡器输出频率随控制字增加而减小的全数字锁相环,在时间域上建立了新的全数字锁相环的Z域模型.该模型可以分析这种全数字锁相环的带宽和相位裕度.最后,还与全数字锁相环模拟器的仿真结果对比了幅频响应的幅值大小.验证结果表明,理论分析的幅频响应大小和模拟器的仿真结果最多只相差0.5db,从而证明了该Z域模型的正确性.     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

全数字锁相环及其数控振荡器的FPGA设计

全数字锁相环(ADPLL)在数字通信领域有着极为广泛的应用。由于SoPC技术的发展和FPGA的工作频率与集成度的提高,在1块FPGA芯片上集成整个系统已成为可能。以片内同时嵌入CPU和全数字锁相环为目的,结合现阶段的相关研究成果,简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理,详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出部分VHDL设计程序代码和仿真波形。在此数控振荡器的设计中引入翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的。     

数字控制振荡器的设计和顶层模型

采用0.18 μm CMOS六层金属工艺,利用带中心抽头的对称螺旋电感和新型电容调谐阵列构成的LC谐振回路,设计并实现了一种低功耗低相位噪声的数字控制振荡器(DCO).流片测试结果表明,相位噪声在1 MHz偏移频率处为-119.77 dBc/Hz.电路采用1.8V电源供电,消耗约4.9mA电流,当电源电压降到1.6V时,消耗约4.1 mA的核心电路电流,此时,相位噪声在1 MHz频偏处仍达到-119.1 dBc/Hz.为了提高全数字锁相环设计效率,采用硬件描述语言,构建了一种适用于全数字锁相环的仿真模型.该模型能大大缩短早期系统级架构选择和算法级行为验证的时间.     

一种采用N先于M环路滤波器的全数字锁相环路的设计实现

介绍了一种采用N先于M环路滤波器的全数字锁相环的设计实现.这种全数字锁相环采用了N先于M环路滤波器,可以达到滤除噪声干扰的目的.文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDL代码,最后用FPGA予以实现.     

基于PI控制的全数字锁相环设计

针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法。该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果表明:在一定的频率范围内,该锁相环锁定时间最长小于15个输入信号周期,相位抖动小于输出信号周期的5%,且具有电路结构简单、环路性能好和易于集成的特点。     

10Gb/s 0.18μm CMOS注入式时钟恢复电路

介绍了一种利用0.18μm CMOS工艺实现,用于SDH系统STM-64级别(10GHz)的时钟恢复电路。该电路采用注入式振荡器辅助锁相环的锁定。文中分析该电路的系统结构、单元电路结构和环路设计,并给出了模拟结果和版图。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

A new ADPLL architecture dedicated to program clock references synchronization

This paper presents a totally digital phase locked loop (PLL) used for the recovery of a MPEG-2 decoder clock. The All Digital PLL (ADPLL) is implemented with a frequency synthesizer based on a new technique for phase shifting, avoiding the phase accumulation of ADPLL using a ring oscillator or avoiding the multiphase generation if a delay-locked loop (DLL) is used. The strongest point of the proposed configuration is the possibility of implementing as many ADPLLs as needed in a single circuit, in the limit of the circuit resources, without additional external circuit. The transfer characteristic, frequency resolution and jitter performance are computed and discussed. Then, the ADPLL resources and the ADPLL performances in term of time response and jitter are reported.     

新型高速串行接口链路层的电路设计与实现

USB2.0协议规定了高速模式下的数据传输速度为480Mbps,可满足图像、音频信号等数据传输的要求.本文论述了USB2.0中链路层数据的传输机制和高速数字硬件模块功能,提出了一种新颖的基于全数字锁相环(ADPLL)的全速模式数据恢复电路,以及为满足480Mbps传输速度的高速编解码的并行设计方法.设计采用TSMC 0.25μm CMOS工艺库.电路的前后仿真结果表明设计的电路达到了480MHz的处理速度,并在FPGA上进行了功能验证.     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

Design of high-frequency wide-range all digital phase locked loop in 90 nm CMOS

This paper presents a high-frequency wide tuning range all digital phase locked loop (ADPLL) designed using a 90 nm CMOS process with 1.2 V power supply. It operates in the frequency range of 1.9–7.8 GHz. The ADPLL uses a wide frequency range digital controlled oscillator (DCO) and a two stage acquisition process to obtain the fast lock time. The operation of the ADPLL includes both a frequency acquisition state and a phase acquisition state. A novel architecture is implemented which includes a coarse acquisition stage to obtain a monotonically increasing wide frequency range DCO for frequency acquisition and a fine control stage to achieve resolution of 18.75 kHz for phase tracking. Design considerations of the ADPLL circuit components and implementation using Cadence tools are presented. Spectre simulations demonstrate a peak-to-peak jitter value of <15 ps and a root mean square jitter value of 4 ps when locked at 5.12 GHz. The power consumption at 7.8 GHz is 8 mW and the frequency hopping time is 3.5 μs for a 3.2 GHz frequency change. Spectre simulations demonstrate ADPLL convergence to 5.12 GHz for the typical, fast, and slow process corners to support robust performance considering process variations.     

Low‐Power,All Digital Phase‐Locked Loop with a Wide‐Range,High Resolution TDC

In this paper, we propose a low‐power all‐digital phase‐ locked loop (ADPLL) with a wide input range and a high resolution time‐to‐digital converter (TDC). The resolution of the proposed TDC is improved by using a phase‐interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 mm² using 0.13 µm CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is ‐120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.     

SEC中的全数字锁相环的分析及设计

文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列(FPGA)验证,给出了测试结果.     

一种用于E1接口的全数字锁相环

提出了一种从E1信号中提取时钟的全数字锁相环。该锁相环结构简单、易于实现、可靠性高,提取的时钟信号的抖动和漂移均满足ITU-T G.823的要求。建立了相位传递数学模型,对电路的原理进行了分析。对该锁相环进行了实验验证,结果表明,在满足ITU-T相关建议的情况下,该电路完全可以从E1信号中提取时钟。