FFT算法的一种FPGA设计

在分析了快速傅里叶算法理论的基础上,提出了一种频率抽取基4FFT的FPGA设计方案,针对现有FFT的FPGA实现过程中蝶形运算需要频繁乘以多个旋转因子提出了改进方法,减少了旋转因子的乘法次数和存储空间,加快了蝶形运算的速度,设计的地址映射方法,无需运算即可得到所需数据的存放地址,并结合采用乒乓结构和流水线方式,来提高快速傅里叶变换(FFT)FPGA实现的速度,为实现FFT算法提供了一定的参考价值。     

单精度浮点数FFT的FPGA实现

文中首先讨论了多种FFT算法及其基本原理,实现了基2频率抽取算法,采用单蝶形顺序处理的结构实现单精度浮点数FFT处理器。根据自顶向下的设计思想,将整个设计划分为6个子模块,分别对子模块进行设计,最后组合成FFT处理器。然后,文中介绍了浮点数加法器和浮点数乘法器的硬件实现,在其中引入流水线,大大提高了数据吞吐量,提高处理速度。在中间结果缓存单元的设计中,调用Altera IP Core中的三口RAM,能够同时读写数据,大大节省了运算时间。最后对FFT处理器进行了功能仿真和时序仿真,做了详尽的分析测试。结果表明,单精度浮点数FFT处理器达到了较高的运算精度,可稳定运行在62.5MHz,完成一次256点浮点数复数FFT运算需要33.056μs。与DSP和单片机实现的FFT相比,在性能上具有一定优势。     

SSCA算法中FFT模块的设计与实现

该文介绍了高效循环谱估计算法SSCA（Strip Spectral Correlation Algorithm）中FFT模块的重要作用,给出了一种FFT模块的设计和实现方案。该方案采用定常构形算法,可以很好地满足SSCA算法对FFT核心模块的并行化以及高速运算要求,同时数据处理采用流水线工作方式,大大提高了FFT模块的连续处理数据能力。仿真测试表明,该方案能够满足SSCA算法对FFT模块的运算要求。     

基于FPGA的混合基FFT算法设计与实现

目前,研究资源节约型的低复杂度混合基快速傅里叶变换(FFT)设计技术具有重要的应用价值.本文基于现场可编程逻辑门阵列(FPGA)平台提出并实现了一种新型混合基FFT分解算法.该算法基于原位存储结构设计,采用素数因子分解与库利-图基分解相结合的混合分解模式,在省去了一步旋转因子乘法运算的同时也有效减小了存储空间和运算量,...     

基于FPGA的Winograd算法卷积神经网络加速器设计与实现

为实现卷积神经网络在低功耗、边缘计算等场景中的加速计算,设计了一种基于现场可编程门阵列（FPGA）的Winograd算法卷积神经网络加速器。首先,将图像数据和权重数据量化为8位定点数,并设计了硬件卷积计算过程中的量化流程,提升了数据传输速度和计算速度。接着,设计了输入数据缓存复用模块,将多输入通道数据融合后传输,复用了行重叠数据。然后设计了Winograd流水线卷积模块,实现列数据的组合复用,从而最大化重用了片上数据,降低了片上数据存储的占用和带宽压力。最后将加速器在Xilinx的ZCU104开发板上部署。经过实验验证,加速器的卷积层计算性能达到354.5GOPS,片上DSP计算效率达到0.69,与相关研究相比,实现了1.6倍以上的提升。该加速器能够以高能效比完成基于VGG-16网络的遥感图像分类任务。     

应用Winograd傅氏变换算法计算傅里叶光谱

讨论了Ｗｉｎｏｇｒａｄ傅里叶变换算法的优点,通过计算表明,将其应用于傅里叶变换光谱的具体算法时,与计算的具体过程相结合,可显著地提高光谱的计算效率     

基于FPGA的专用信号处理器设计

用可编程门阵列(FPGA)实现了一个专用信号处理器,它以快速傅里叶变换(FFT)为核心工作单元,对四路零中频雷达回波依次进行去除直流分量、数据加窗、FFT、目标信号选大和相位参考信号检测等处理。各处理单元流水操作,保证了处理速度,提高了资源的利用效率。FFT算法为输入顺序输出位反序的D IT基2算法,采用递归结构实现,硬件共享设计节省了资源;同时,处理过程中采用块浮点算法,兼顾了定点的高速度与浮点的高精度;并对FFT结果进行了误差分析,给出了定点与块浮点两种算法时的均方误差上限。最后对整个设计进行了仿真验证,结果表明用FPGA实现专用信号处理器满足系统要求。     

高基数快速傅里叶变换的实现

提高实现的并行性和实时性是目前FFT(快速傅里叶变换)研究的一个重点。介绍了在CPLD(复杂可编程逻辑器件)中实现高基数FFT的一种方法。以较低基数的FFT搭建高基数的FFT,大大提高了变换的速度。文中以基16 FFT的实现为例,介绍了以基2实现基16运算的过程,着重描述了运算核的设计以及数据的存储和调用。     

基于FPGA的高速高阶流水线工作FFT设计

为了提高快速傅里叶变换(FFT)处理数据的实时性,本文利用现场可编程阵列(FPGA)逻辑资源丰富、运算速度快的特点以及FFT算法的分级特性,实现了高速、高阶FFT的流水线工作方式设计。通过本文介绍的设计方法,在Xilinx公司Virtex-II系列FPGA上实现了工作频率50MHz以上、数据流水输入、输出的1 024点按时间抽取FFT。     

应用FPGA技术实现FFT

介绍了应用ＦＰＧＡ技术实现ＦＦＴ的方法,它既有ＤＳＰ器件的灵活性,又有专用ＦＦＴ芯片的快速性,可以广泛地应用于信号处理的各个领域。     

高速3780点FFT处理器的设计与实现

介绍了地面数字电视多媒体广播传输系统(DTMB)中3 780点FFT处理器的设计与实现.通过综合利用混合基算法、素因子算法和WFTA算法,来完成3 780点FFT的算法设计.采用流水线结构进行硬件实现,为进一步提高系统吞吐率,其内部3,4,5,7,9点WFTA运算单元均采用并行数据处理方式.     

3780点FFT处理器的研究

3780点FFT模块是地面数字多媒体／电视广播传播系统（DMB—T）中的重要模块之一，由于该模块不能直接利用现已成熟的基-2和基-4的算法，故给出了三种实现3780点FFT的算法和处理器结构，分别是内插成4096点的FFT算法、混合基FFT算法和综合分解算法，并对各种方法的优缺点进行了讨论。     

基于存储器的3 780点FFT的FPGA设计和实现

介绍一种基于存储器的3 780点FFT的FPGA设计和实现,把3 780分解为7×9×5×4×3共5级,每一级进行对应点的WFTA[1]运算,并利用in-order、in-place PFA[2]算法,实现了每一级存储器读写地址的一致性.同时对整个系统的功能进行仿真和分析,其性能满足了TDS-OFDM[3]系统的信噪比要求.     

一种新型高效的FFT处理器设计及应用

描述了一种高效的FFT(fast Fourier transform)流水线结构,采用这种流水线结构不仅能提高数据速率,而且能有效减小设计的规模.作为OFDM(orthogonal frequency division multiplexing)系统实现的关键部分,FFT的设计关系到整个系统的实现规模.作为应用之一,笔者在DVB-T接收机中采用了这种FFT结构,实现了对2K/8K双模式的解调.该结构还可方便地应用到其他应用FFT的场合,且易于实现多种模式的并存.     

LTE上行DFT硬件加速器的设计

针对LTE上行链路离散傅里叶变换（DFT）预编码的多模式需求,提出了一种基于ASIC的 DFT硬件电路实现方案。采用基于WFTA算法的基4/2/5/3蝶形运算单元实现35种长度的DFT运算,采用二维缓存结构实现蝶形单元流水处理。在200 MHz时钟频率、SMIC 40 nm工艺条件下,硬件电路面积为0.87 mm2,功耗为12.5 mW。仿真与综合结果表明,文中设计的DFT硬件加速器具有运算速度快、存储资源占用少的优点,适合于LTE工程应用。     

FFT复数处理器设计与FPGA验证

本文介绍了一种基于现场可编程门阵列(FPGA)的快速傅里叶变换(FFT)复数处理器设计,可进行1024点复数计算。采用按时间抽取的基-4算法和基于RAM的蝶形结构。同时对最后一级旋转因子进行了优化,减少了存储器的资源占用。使用流水线的处理结构,控制器简单。最后定点matlab建模与Synopsys的仿真器VCS仿真结果进行了对比,功能正确。完成整个运算仅用了2064个周期。最后用Altera公司的CycloneIVE系列EP4CE10E22C8芯片完成原型验证,在时钟频率为50MHz时,完成1024点复数FFT仅用41.28μs。     

基于FPGA流水线结构并行FFT的设计与实现

根据实时信号处理的需求,提出了一种基于FPGA的512点流水线结构快速傅里叶变换(FFT)的设计方案,采用4个蝶形单元并行处理,在Xilinx公司的Virtex7系列的FPGA上完成设计.处理器将基2算法与基4算法相结合,蝶形运算时把乘法器IP核的旋转因子输入端固定为常数,而中间结果用FIFO缓存.采用硬件描述语言verilog完成设计,并进行综合、布局布线,测试结果与MATLAB仿真结果相吻合.     

一个符合IEEE 802.11a标准的新颖FFT/IFFT处理器设计

本文提出了一种新颖的FFT/IFFT处理器结构,并用可编程逻辑器件(CPLD)实现了该结构.这种新型结构有效地结合了传统流水线结构和循环结构的优点,并恰当地满足了802.11a 协议要求的速率,达到了实现面积远小于其它结构的目的.在本文中,用CPLD分别实现了这种新型结构和传统流水线结构,仿真结果证明所提出的新型结构在占用面积上具有较大的优越性.     

OFDM系统中流水线型FFT(IFFT)处理器设计

通过流水线结构和乒乓RAM相结合,改进了时域抽取的Radix-4算法,实现了一种适合于OFDM系统的高效流水线型FFT(IFFTI)处理器的VLSI设计.在时钟频率125 MHz下,完成一次1024点16 bit位长的复数FFT需时49.57μs.     

一个高效的嵌入式浮点FFT处理器的实现

FFT是数字信号处理中的一种非常重要的算法。本文构造了一个适于嵌入式应用的基16FFT处理器局部流水结构,同时设计实现了一个高效的基4蝶形运算模块。我们的研究应用了局部流水和反馈的思想,使基16FFT蝶形运算模块得以由两个基4/基2蝶形模块组成的反馈流水电路实现,在简化结构的同时提高了处理速度。基4蝶形模块中运算模块的利用率达到100％,而且比传统的基四蝶形模块节省60％以上的资源。