HDTV信源解码器

本论文提出一种基于TMS320C6701 DSP实现HDTV信源解码器的方案。用C6701实现系统控制、解复用、AC-3音频解码,用STi7000视频解码。与现有的HDTV信源解码方案相比,本方案将核心芯片由三片(系统控制+解复用、视频解码和音频解码)减少到两片,有利于系统集成,代表了HDTV信源解码器的发展方向之一。     

嵌入式系统HDTV信源解码器

本论文提出一种基于TMS320C6701DSP实现HDTV信源解码器的方案。用C6701实现系统控制、解复用、AC－3音频解码，用STi7000视频解码。与现有的HDTV信源解码方案相比，本方案将核心芯片由三片（系统控制＋解复用、视频解码和音频解码）减少到两片，有利于系统集成，代表了HDTV信源解码器的发展方向之一。     

HDTV解码器同步系统研究

本文讨论了在HDTV信源解码器系统中视频缓冲器的管理，深人研究了HDTV解码器中的同步系统的解决方案，在我国HDTV信源解码样机中用FPGA实现取得了较满意的效果。为设计我国具有知识产权的HDTV及HDTV的ASIC设计提供了重要的参考。     

基于FPGA的数字高清晰度电视视频解码器的设计和实现

本文介绍了一个能实时解码基于MPEG-2的高清晰度电视(HDTV)编码流的视频解码器的设计方案及其实现。在设计中采用大量FPGA以及能实现高速处理的并行处理技术和流水线工作方式,并研究了由并行处理而导致的运动补偿越界等特殊问题的解决途径。论文阐明了解码器的总体结构和各主要电路的组成以及整个解码过程的具体实现。     

高清晰度电视视频解码器系统控制的设计与实现

该文提出了一种高清晰度电视(HDTV)视频解码器系统控制的设计方案,并对其工作原理进行了阐述。该方案采用FPGA(现场可编程门阵列)技术实现,具有设计灵活,方便的特点,经整机联试系统控制工作稳定、可靠,保障了正常的解码和显示。     

基于通用DSP的视频解码器的优化实现

随着多媒体和网络技术的发展,视频监控、智能手机等嵌入式系统得到了广泛应用。嵌入式平台资源有限,结构特殊,加上视频解码计算复杂,导致嵌入式平台上视频解码器的优化实现难度大、周期长。基于TMS320C6416通用DSP平台,给出了一套完整的移植优化方法,该方法依次从算法级、结构级和代码级进行优化,实现了解码速度快、恢复视频质量好的MPEG-4解码器。测试表明,该解码器可以对D1视频进行两路以上实时解码,本文方法典型、有效,对于通用芯片上编解码器的移植优化具有参考意义。     

基于ST20TP4的HDTV信源解码器的软硬件实现

介绍了以ST20TP4为主控制芯片控制Sti4600和Sti7000进行音、视频解码的HDTV信源解码器，ST20TP4还负责对前端或LVDS板输入的TS流进行解复用，重点阐明基于32bit微控制器的HDTV信源解码器的硬件设计和软件编程。     

H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。     

用于HDTV视频解码器的高性能SDRAM控制器

该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线＋DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线＋DMA结构相比,片上缓存容量减少了约70%。     

高清视频解码中SDRAM控制器的实现

介绍SDRAM在HDTV（1920x1080）视频解码中的应用,提出了在HDTV视频解码系统中实现多模块共享存储单元的高效SDRAM控制器。通过优化控制器的状态机,读写地址合理映射,最终实现高速高效地完成实时视频解码。     

MPEG-2解码器中视频、音频同步的实现

本文分析了理想的MPEG－2信源解码器中视频、音频同步实现的关键，给出了实际的解码器中实现视频、音频同步会遇到的问题和解决的方法。实践证明，这些方法是有效的，已用于我们的MPEG-2信源解码器中。     

MPEG-2视频解码器一致性测试

结合ISO／IEC13818-4标准，给出了测试并验证MPEG-2视频解码器一致性的方法，并利用此方法对所设计的MPEG一2视频解码芯片进行一致性测试，结果表明该芯片已基本符合MPEG-2标准的要求。     

一种MPEG2视频解码器的系统设计

对于设计像 MPEG2视频解码器的复杂系统 ,关键的难点是其系统结构的设计。文中设计了一种适合 VL SI实现的 MPEG2解码器的系统结构。它支持 MPEG2 (MP@ML)码流 ,并且兼容 MPEG1码流。为了设计和优化这个结构 ,采用硬件描述语言 VHDL 设计了系统级的 MPEG2视频解码器。此解码器在 Viewlogic系统中进行了模拟 ,并且对一些码流进行了测试验证。     

MPEG-2传输编解码器的DSP虚拟应用

MPEG－2视频编码广泛用于广播视频和HDTV。由于存储器和传输能力的限制,实际应用中,必须降低MPEG－2视频码流的比特率,因此,我们提出一种在DSP上实时实现的频域传输编解码技术（FDTC）,FDTC对存储器和复杂性要求较低,同时,低时延的码率控制技术提供了系统恒定比特率（CBR）的码流输出并且比级联的大容量MPEG－2视编解码器具有更好的峰值信噪比（PSNR）。     

A Cost-Shared Quantization Algorithm and Its Implementation for Multi-Standard Video Codecs

Due to the growing demand of digital convergence, there is a need to have a video encoder/decoder (codec) that is capable of supporting multiple video standards on a single platform. High Efficiency Video Coding (HEVC), successor to H.264/MPEG-4 AVC, is a new standard under development that aims to substantially improve coding efficiency compared to AVC High Profile. This paper presents an efficient architecture based on a resource sharing strategy that can perform the quantization operation of the emerging HEVC encoder and six other video encoders: H.264/AVC, AVS, VC-1, MPEG-2, MPEG-4, and Motion JPEG (MJPEG). Since HEVC is still in the drafting stage, the proposed architecture is designed in such a way that any final changes can be accommodated into the design. The proposed quantizer architecture is completely division-free, as the division operation is replaced by shift and addition operations for all the codecs. The design is implemented on an FPGA and later synthesized in CMOS 0.18 μm technology. While working at 190 MHz, the design can decode a 1080p HD video at up to 61 frames per second. The multi-codec architecture is also suitable for low-cost VLSI implementation.     

基于以太网的嵌入式实时MPEG-2传输系统

介绍了一种实时MPEG-2以太网传输系统的设计方案,它由硬件MPEG-2编/解码器VW2010和基于ARM处理器的嵌入式系统卡构成,前者用于视音频的实时压缩编码和解码,后者将MPEG-2数据流进行IP封装和解封装;还分析了IP网络传输对接收端MPEG-2解码视音频的影响.     

嵌入式实时MPEG-2以太网传输系统的设计

介绍了一种实时MPEG-2以太网传输系统的设计方案,它由硬件MPEG-2编/解码卡和基于ARM处理器的嵌入式系统卡构成,前者用于视音频的实时压缩编码和解码,后者将MPEG-2数据流进行IP封装和解封装,还分析了IP网络传输对接收端MPEG-2解码视音频的影响,并设计了一些测评方法对系统进行了相关测评.     

An architecture and compiler for scalable on-chip communication

A dramatic increase in single chip capacity has led to a revolution in on-chip integration. Design reuse and ease of implementation have became important aspects of the design process. This paper describes a new scalable single-chip communication architecture for heterogeneous resources, adaptive system-on-a-chip (aSOC) and supporting software for application mapping. This architecture exhibits hardware simplicity and optimized support for compile-time scheduled communication. To illustrate the benefits of the architecture, four high-bandwidth signal processing applications including an MPEG-2 video encoder and a Doppler radar processor have been mapped to a prototype aSOC device using our design mapping technology. Through experimentation it is shown that aSOC communication outperforms a hierarchical bus-based system-on-chip (SoC) approach by up to a factor of five. A VLSI implementation of the communication architecture indicates clock rates of 400 MHz in 0.18-/spl mu/m technology for sustained on-chip communication. In comparison to previously-published results for an MPEG-2 decoder, our on-chip interconnect shows a runtime improvement of over a factor of four.