基于资源共享的ALU设计

文章结合ALU设计,提出了基于等价变换的资源共享设计方法,在分析了ALU功能的基础上,给出了一个资源共享型ALU设计实例,与基于指令功能设计方法相比,资源共享设计方法在节省资源方面有独到的优势。该设计方法不仅适用于基于HDL描述的现代设计方法,而且也适用于传统的原理图设计方法。     

一种8位单片机中ALU的改进设计

文章提出了一种精简指令集8位单片机中，算术逻辑单元的工作原理。在此基础上，对比传统PIC方案、以及在ALU内部再次采用流水线作业的332方案、44方案，并用Synopsys综合工具实现了它们。综合及仿真结果表明。根据该单片机系统要求，44方案速度最高，比332方案可提高43．9％，而面积仅比最小的332方案增加1．6％。在分析性能差异的根本原因之后，阐明了该方案的优越性。     

基于连续逻辑的十值十进制算术运算电路的设计

本文提出了用ＤＹＬ系列器件构成的直接用十进制进行运算的十值电路。ＤＹＬ器件是一种线性元件,它可以工作于０－３Ｖ范围内的任意信号电压,对信号的分辨率极高,为实现高信息密度的十值电路提供了方便条件。本文提出的电路其工作原理是基于一种我们称之为“赋值－选通”的方法,将可能的输出值全部赋予电路,根据输入信息,通过选通电路直接将计算结果输出,这种赋值－选通法对多值电路的设计有普遍意义。     

基于功能复用的高性能ALU设计

算术逻辑单元(ALU)是处理器中不可或缺的重要部分,可以进行两输入逻辑和加减法运算.设计了一款通用数字信号处理器中使用的高性能ALU.提出了一种高效的逻辑与算术运算复用的电路结构,提高复用度的同时,减少了ALU的面积.并提出一种融合进位选择和超前进位加法器结构的优化进位链设计,该进位链可以提高加法器的速度,并同时支持数字信号处理器的双16位运算.     

基于图聚集算法的寄存器传输级ALU工艺映射算法

给出了寄存器传输级工艺映射(RTLM)算法,该方法支持使用高层次综合和设计再利用的现代VLSI设计方法学,允许复杂的RT级组件,尤其是算术逻辑单元(ALU)在设计中重用.首先提出了ALU的工艺映射问题,给出了源组件和目标组件以及标准组件的定义,在此基础上通过表格的方式给出映射规则的描述.映射算法套用一定的映射规则用目标ALU组件来实现源ALU组件.采用一种基于分支估界法的图聚集算法,用该算法不仅可以产生面积最优的,而且还可以产生延时最优的设计.针对不同库的实验结果证明该算法对于规则结构的数据通路特别有效.     

基于VMM的ALU验证

基于VMM方法学设计和实现了一个随机验证环境,验证一个64位ALU。该验证环境具备一套功能完备的随机测试程序发生器,可以生成覆盖率指导的有约束的定点、浮点指令序列,调用一个由C语言实现的参考模型进行运算结果自检,并采用覆盖率收敛技术实现覆盖率快速收敛。实践结果表明,设计的随机验证环境,能够高效验证ALU的各项逻辑功能,减少测试时间,且随机测试程序生成模块可以简单移植应用于处理器其他模块的功能验证。     

基于图聚集算法的寄存器传输级ALU工艺映射算法

给出了寄存器传输级工艺映射(RTLM)算法,该方法支持使用高层次综合和设计再利用的现代VLSI设计方法学,允许复杂的RT级组件,尤其是算术逻辑单元(ALU)在设计中重用.首先提出了ALU的工艺映射问题,给出了源组件和目标组件以及标准组件的定义,在此基础上通过表格的方式给出映射规则的描述.映射算法套用一定的映射规则用目标ALU组件来实现源ALU组件.采用一种基于分支估界法的图聚集算法,用该算法不仅可以产生面积最优的,而且还可以产生延时最优的设计.针对不同库的实验结果证明该算法对于规则结构的数据通路特别有效.     

一种基于ALU单元的时间冗余模型检错技术

为了提高系统的可靠性,提出了一种以时间冗余模型为基础,针对ALU电路的失效检错方法,称之为操作数反向重计算机制(简称REIO).相对传统的时间冗余检错方法RESO,本方法检错速度更快且面积更小.对于一个含有32×32位乘法器的ALU单元,采用REIO算法相对于RESO算法,面积减少了10%左右.     

基于FPGA的算术逻辑单元设计

介绍了一种使用可编程逻辑器件FPGA和VHDL语言进行ALU设计的方法。并在加法器模块的设计中使用了超前进位的方法。使得所设计的ALU具有很好的稳定性和较高的速度。     

一种RISC单片机的运算电路

介绍了ＲＩＳＣ单片机ＰＩＣ１６Ｃ５７的运算部件，包括ＡＬＵ，Ｗ寄存器，移位寄存器和状态字寄存器，详细说明了其电路结构，工作原理及设计特点。     

ALU运算器网络虚拟实验平台的设计与实现

介绍了开发ALU运算器网络虚拟实验平台所需要使用的软件、设计理念以及实现方法,对设计过程中面临的难点问题提出了详细的解决方案。     

算术逻辑单元的优化设计

文章提出一种新颖的、两级流水线的ALU设计方案。在对传统与或结构ALU分析的基础上．利用等价转换数学原理将原来的指令进行形式上的变化，使用全加器作为第二级运算单元，充分地简化第一级运算单元中的函数发生器，以达到减少控制端的数目、控制译码电路的规模、降低面积和功耗的目的。     

与或结构算术逻辑单元的优化设计

对传统与或结构的 ALU进行分析并改进 ,并提出一种新结构的 ALU。它具有两级流水线结构 ,可以执行 2 0条指令 ,具有更为有效的 P和 G的函数发生器 ,并且减少了控制端的数目 ,以降低译码电路的规模 ,有利于控制整个系统的面积和功耗。     

适用于异步徽处理器的16位自定时ALU

针对嵌入式微处理设计中提出的高性能,低功耗的要求,提出了一种面向异步微处理器的由动态电压级联逻辑电路（DCVS）构成的16位自定量ALU。在综合考虑面积、速度、功耗及指令的统计分布情况下,该ALU具有优异的性能。     

基于Verilog HDL的微处理器ALU运算流水线设计

本文使用硬件描述语言VerilogHDL设计了一个ALU运算流水线,包括接口、FIFO模块、ALU模块和测试环境等,有助于提高微处理器的运算效率,为通过先进的描述手段设计微处理器打下良好的基础。     

近阈值低功耗8位微处理器的设计与实现

随着RFID、可穿戴设备和物联网等应用的兴起,低吞吐率、功耗和能耗敏感的芯片设计开始受到广泛的关注,基于阈值电压的低功耗电路设计成为新的发展方向。文中基于SMIC0.13μm1P6M混合信号工艺,通过设计面向近阈值电压的标准逻辑库,在采用标准Top-Down设计流程的基础上,完成了一款近阈值低功耗8位微处理器的设计。封装后芯片的测试结果表明,该微处理器的最低工作电压可达0.2V,工作频率1k Hz~25MHz。与基于传统逻辑库的微处理器比,在20MHz的工作频率下,功耗降低了36%。     

一种基于ALU单元的改进的三模冗余结构设计

对于传统的三模冗余结构(TMR),当其中两个模块发生失效时可能出现功能相同的情况,造成三模冗余失效.为了解决这一问题,针对ALU模块的结构特点提出了对操作数编码的方法到达三个模块差异化的效果,采用此方法后能100%的消除TMR同功能失效的问题,同时此方法相对于模块的差异化设计成本更低,效果更明显.     

一种简易MCU的加法器设计方法

算术逻辑部件(ALU)是整个微控制单元(MCU)运算的核心,相当于人类的大脑。ALU的运算性能直接影响整个MCU运行的效率。一般简易MCU的内核只需进行加、减、逻辑运算等,不涉及到乘除,针对此特点设计了一种简易的加法电路,并在FPGA下进行仿真验证,仿真结果达到了设计要求,该ALU部分能根据不同的使能信号实现加、减、逻辑与或非以及数据传输功能。     

乘累加运算器的高性能解决方案

在设计数字信号处理器时我们经常要设计高性能的乘累加运算器，文章详细分析了乘累加运算器的结构，提出了其高性能设计方案并采用标准单元进行了实现，同时提出了DCT运算单元的高性能解决方案。     

一种基于ALU运算单元的译码分配电路设计

本文介绍了一种基于ALU运算单元的译码器分配电路硬件设计,利用verilog硬件描述语言实现整体设计,并利用仿真编译工具对硬件功能进行验证.该译码分配电路实现了对ALU指令行进行逻辑解析,译成各个控制字,控制ALU指令的执行.