基于FPGA的新的DDS+PLL时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性,提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表,即避免使用ROM,采用滤波的方法得到正弦波。     

基于DDS+PLL技术的高频时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生嚣方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。     

DDS技术在网同步中的应用

网同步是数字通信网的基本要求,其功能是将同步信息从基准时钟源向各个通信节点传递,让整个通信网的时钟工作于相同频率,以满足通信网络传递业务的需求。DDS是第三代频率合成技术,从相位出发,直接采用数字技术合成所需波形。这里首先介绍了网同步技术的原理,并分析了基于PLL技术的传统网同步技术的缺点,然后介绍了DDS技术的概况以及优点,最后提出了一种基于DDS技术的网同步设计方案。     

具有异步采样滤波器的音频A／D转换

引言。今天的高性能Δ∑模数（A／D）和数模（D／A）音频转换系统在其转换过程中通常需要超过12MHz的高频率系统时钟（主时钟）。时钟抖动是评定这些系统性能优良与否的重要因素。通常，时钟抖动对带有转换器和基于晶振的时钟没有太大影响，但是对联网式音频系统、利用“室内同步”信号的录音系统和其他混音器等需要在系统内长距离传送高频时钟信号的系统而言，就可能是非常棘手的问题了。这些系统的共同特点是，转换节点和网络都以相同的采样率或在相同的时钟域内运行。克服这些系统的低抖动主时钟问题最常用的方法是利用锁相环（PLL）。PLL电路形式多样，各有利弊。但是在大多数情况下，尤其是在电压受限的晶振电路中，经常因为低抖动或PLL频率范围不够，至使不能覆盖所有需要的采样率。     

可编程PLL硅时钟提供一流抖动性能

随着自动测试设备、电信及网络、计算机及消费电子产品复杂度和系统数据传输率／频率的不断提高,系统需要更加精确的同步,并实现更低的抖动。同时,系统对高性价比的电磁干扰（EMI）抑制（采用扩频技术）的要求也越来越高。因此,设计中需要用多频率时钟产生器来整合时钟树（晶体、PLL、缓存、I／O）,利用高性能的锁相环（PLL）替代较高频率应用中的传统晶振,     

Stratum3时钟卡IC

时钟卡ICDS3102为G．8262兼容的同步以太网（Sync-E）设备提供完整的电信级、Stratum3时钟同步。器件采用Maxim第二代、基于DSP的数字PLL（DPLL）技术。     

直接数字频率合成(DDS)技术在ADC系统中的应用

从介绍DDS的原理出发，将DDS与PLL做一些比较，分析了直接频率合成技术和传统频率合成技术之间的不同，提出了一个用直接频率合成技术的方法来提高DAC系统中时钟准确性。     

基于FPGA的PLL动态配置设计与实现

介绍了Actel FPGA中PLL（Phase Locked Logic）的结构和相关特性,提出了一种基于Actel FPGA（Field Programmable Gate Array）的PLL动态配置的原理方案,并给出了一个具体的实现系统。本系统仅通过外部和ActelAPA600相连的少数控制线,就可以在输入66MHz的时钟条件下,对PLL进行6MHz～155MHz范围内准确、快速地变频（变频值必须是PLL能产生的合法时钟频率值）,在3炉内就可以得到想要的时钟频率。同时为了使输出的高速时钟稳定、可靠,还采用了LVDS（Low Voltage Differential Signaling）技术对时钟信号进行了处理。本设计系统具有接口简单、实时性强、稳定度高等特点,目前已成功应用到某电子学与信息处理系统中。     

非理想DDS输出信号分析及滤波处理

直接数字频率合成(DDS)技术广泛应用于可变时钟发生电路中,文中介绍了直接数字频率合成(DDS)技术的基本原理和非理想情况下DDS输出频谱结构,然后分析了工程实际中杂散对时钟信号的影响,最后解释了以滤波器和锁相环(PLL)改善输出时钟信号质量的原理,并给出了实验结果。     

跳频通信系统中频率合成器的研究

对跳频通信系统中的关键部件频率合成器进行了分析,比较了当今流行的几种频率合成器方案－SAW、PLL、DDS＋PLL、DDS的优缺点,重点研究了DDS的性能,分析了其工作原理,并选用AD公司的最新产品AD9851,设计了一个跳频频率合成器方案。     

基于DDS内插PLL的设计分析

对目前常用的几种频率合成方式进行了简单介绍,阐述了直接频率合成、间接锁相环合成(PLL)以及DDS与PLL相结合的多种频率合成方式的优缺点,并着重讨论了DDS内插PLL的频率合成方法。详细阐述和分析了DDS内插PLL频率合成方式的实现方案及关键技术。针对DDS固有杂散讨论了DDS滤波器的设计并得出指导性结论。给出应用于实际电路的测试结果,证实了文中分析的正确性和实用性。     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

DDS+PLL组合系统及实例

本文介绍了DDS PLL系统的实现方案和特点,指出了设计DDS PLL系统的注意事项,并通过实例证明DDS PLL系统能够实现较高的频谱质量,具有一定的实用价值。     

C频段频率合成器设计

DDS与PLL的组合方式通常有两种,PLL内插DDS和DDS激励PLL的组合方式。本文充分利用了这两种方式的优点,实现了一种能完全覆盖C频段的宽带低相位噪声频率合成源设计。首先在理论分析的基础上给出了设计方案,然后对其可行性进行了论证,最后用实验结果证明了该方案的正确性。     

基于DDS的锁相频率合成器设计

提出一种基于直接频率合成技术(DDS)的锁相环(PLL)频率合成器,该合成器利用DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频,替代多环锁相频率合成器中的低频率子环,使合成器输出频率在89.6~110.4 MHz之间分辨率达1 Hz,并保持DDS相噪、杂散水平不变。结合DDS的快速频率切换和PLL环路跟踪能力,实现信号的快速跳频。本文给出了技术方案,讨论部分电路设计,并对主要技术指标进行理论分析,最后给出了实验结果。     

基于DDS＋PLL一种快速跳频频率合成电路的设计与实现

通过介绍DDS＋PLL的工作原理,综合利用PLL和DDS的优缺点,提出了扫频源频率合成电路设计方案。主要针对具体电路的设计与实现方法进行详细阐述,给出了相应测试数据,并对相关问题进行了分析。     

DDS+PLL系统的频谱分析

简要介绍了 ＤＤＳ＋ＰＬＬ频率合成的原理，分析了在 ＤＤＳ没有相位截断误差时，ＤＤＳ＋ＰＬＬ输出信号的杂散抑制度，并讨论了杂散抑制度与环路参数的关系。     

应用于移动通信的DDS频率合成器

随着数字技术的发展 ,近十几年来 ,直接数字频率合成 ( DDS)技术发展很快 ,已发展成为主要的频率合成技术之一。现代许多频率合成器在设计中采用了 DDS和 PLL的混合式频率合成技术 ,可以将 DDS的高分辨率及快速转换时间特性与 PLL的输出功率高、寄生噪声和杂散低的特点有机地结合起来。文中研究了应用于正交频分复用 ( OFDM)通信系统的 DDS+ PPL混合式频率合成器设计 ,给出了系统方案、电路实现及测试结果 ,输出信号功率为 -5 d Bm,带内相位噪声可以达到 -76d Bc/Hz@1 k Hz,频率分辨率为 1 Hz,跳频速度可以达到 1 0 4 跳 /秒的数量级 ,实验表明其性能指标满足 OFDM通信系统的要求。     

DDS＋PLL高性能频率合成器的设计与实现

结合DDs＋PLL技术,采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM1800MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法,并运用ADS和ADISimPLL软件对设计方案进行仿真和优化,特别是滤波器的选择与设计。测试结果表明,该频率合成器具有高稳定度、高分辨率、低相位噪声的特点,达到了设计指标要求。     

用DDS+PLL实现多普勒频移补偿

在低轨道卫星(LEO)通信链路中,由于星地之间相对运动速度较快而存在较大的多普勒频移,为了保证通信质量,必须对多普勒频移进行补偿。基于DDS+PLL技术实现对多普勒频移补偿的方法是一种开环控制方式,这种方法结合了DDS的频率分辨率高和频率捷变速率快等优点,以及PLL具有的窄带滤波跟踪特性。分析了DDS频率阶跃对于PLL输出响应的瞬态影响,并且给出了相应的改善方法。该技术已经在工程中得到应用和验证。