一种数据存储SoC芯片的静态时序约束设计

静态时序分析主要依赖于时序模型和时序约束，是数字芯片时序验证的重要方法，其中时序约束是用来描述设计人员对时序的要求，如时钟频率、输入/输出延迟等。正确的时序约束可以缩短芯片设计周期，更快更好地完成静态时序分析。针对一款数据存储SoC芯片中的多时钟域异步设计要求，以及如何正确处理时序约束存在的问题，提出一种多分组异步时钟的全芯片时序约束，采用虚假路径、多时钟域分组、禁用单个寄存器多时钟分析设置等方法修复和优化设计规则、建立时间和保持时间违例，解决SoC存储芯片静态时序分析中的时序问题，保证所有时序路径正常满足时序逻辑功能要求，完成时序收敛，达到签核标准。     

一种基于多FPGA的SoC验证方法

片上系统(SoC)是芯片设计的发展趋势,现场可编程门阵列(FPGA)验证是芯片设计中最重要的环节之一。基于Altera公司的FPGA和静态时序分析工具TimeQuest的应用,提出了一种使用两个或多个FPGA器件验证复杂SoC的方法,分析了使用多个FPGA器件进行功能验证对于SoC设计的重要性,介绍了FPGA时序约束的具体设置方式;并把这种方法应用在实例中,测试结果显示通过使用这种方式可以快速有效的实现对大规模、复杂时序SoC的功能验证。     

基于Xilinx UltraScale+VU9P FPGA的SoC原型验证系统研究

为应对So C设计规模增大、功能复杂化带来的芯片验证耗时太长的问题,通过讨论SoC系统与FPGA原型核心板资源的架构,按照从ASIC到FPGA的移植原理,设计实现一种基于Xilinx UltraScale+VU9P FPGA的原型验证系统。系统基于Xilinx Vivado工具完成逻辑综合、实现,并完成硬件子系统设计。使用逻辑电平转换器芯片,将FPGA原型的1.8V转换为SoC设计IO为3.3V电平的PAD,实现对3.3V标准电平的兼容。通过实验,在该系统上完成了大规模高性能SoC的软硬件协同验证,结果表明系统实现设计预期功能,有助于加快芯片整体的验证速度。     

AFDX-ES SoC虚拟仿真平台的构建与应用

随着集成电路技术的快速发展,SoC设计的规模、复杂度和集成度日益增加,给SoC设计的仿真验证提出了巨大挑战。简要介绍了AFDX网络,并结合AFDX终端系统SoC的设计,阐述了软硬件协同设计方法,提出了一种基于虚拟仿真平台的验证方法,详细论述了该平台的构建过程并举例说明了该平台的实际仿真验证应用方式。在芯片设计验证过程中,利用该平台有效地验证了芯片逻辑功能的正确性,保证了仿真验证的覆盖率,缩短了SoC设计验证开发周期,流片结果进一步证明了该方法的正确性,对类似SoC设计具有一定的参考价值。     

美高森美Libero SoC v11.4软件提升FPGA设计生产率

正美高森美公司(Microsemi Corporation)推出11.4版本Libero系统级芯片(SoC)综合设计软件,用于开发美高森美最新一代FPGA产品。美高森美新型Libero SoC v11.4用于获奖的SmartFusion2SoC FPGA和IGLOO2FPGA,改善设计流程运行时间多达35%。新产品还提供了更高的设计效率,具有改善的SmartDesign图形设计画布、改善的文本编辑器、设计报告和约束编辑器功能。改进的SERDES向导具有新的时钟选项,可以提高混合串行数据速率的灵活性。这些新的设计效率降低了美高森美客户创建设计的     

基于FPGA的可层叠组合式SoC原型系统设计

为解决单片FPGA无法满足复杂SoC原型验证所需逻辑资源的问题,设计了一种可层叠组合式超大规模SoC验证系统。该系统采用了模块化设计,通过互补连接器和JTAG控制电路,支持最多5个原型模块的层叠组合,最多可提供2 500万门逻辑资源。经本系统验证的地面数字电视多媒体广播基带调制芯片(BHDTMBT1006)已成功流片。     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。     

面向工程的SoC技术及其挑战

系统集成芯片(SoC)是21世纪集成电路的发展方向，它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑，是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微米下的物理综合、软硬件协同设计、低功耗设计、可测性设计和可重用技术等方面的挑战。     

基于VNX总线的航天飞行器综合控制系统设计

针对小型化航天飞行器对综合控制系统的需求,结合目前国内外先进飞行器综合航电应用的经验,设计了一种以VITA74总线为基本架构的综合控制系统,使其在性能、功耗、体积等方面产生了大幅提升。利用SiP芯片内部的双核SoC芯片来运行主控程序及导航控制算法等功能,通过芯片集成的接口资源和可编程逻辑资源实现丰富的外围接口。给出了综合控制系统的硬件系统设计、软件系统设计及结构设计方案,并详细介绍了各个功能模块的设计思想。通过相应的性能测试试验,表明该系统工作正常,各项性能指标满足任务需求,可用于未来航天飞行器的使用。     

AHB-PCI桥的设计及其验证方法

本文首先简要介绍了AMBA总线和PCI总线的协议特点，并在此基础上详述了AHB-PCI桥的功能及其设计思路，文章最后是关于AHB—PCI桥的一种验证方案。本设计采用TSMC0．25μmCMOS工艺进行逻辑综合，总电路规模约为35230门。目前本设计已嵌入到SoC设计中并通过了FPGA原型验证。     

多级逻辑综合及逻辑图自动生成

本文重点讨论多级逻辑综合,连线表自动生成并绘出逻辑图。文中阐述了多级逻辑综合算法及逻辑图自动生成的布局、布线算法,给出了主要框图和连线表的生成方法,以及由网表转换为逻辑线路描述语言的接口程序框图,还介绍了在X-Window环境下根据网表直接生成逻辑图的实现方法。     

USB设备控制器的硬件实现与研究

在研究通用串行总线(USB)协议的基础上，建立了数据采样的数学模型，并基于该数学模型提出了数字锁相环的一种简单可靠的实现方法。在给定的USB主机和设备周期差异范围内，该USB设备能够正确传输。在保证带宽利用率的基础上，设计了缓冲区的实现方案，并将该USB设备控制器应用在基于龙芯的SoC芯片上，用FPGA进行了验证。     

数据的逻辑综合分析及决策算法

文章给出了逻辑综合分析的基本理论和决策算法。并利用逻辑综合中逻辑单元的随机覆盖问题产生的随机数据,对算法加以验证。实验结果表明决策算法的精确度可以达到97.2%。     

基于XML的IP核通信接口建模技术

提出了一种通用的接口模型,在SoC设计的接口综合中对IP核的通信接口进行了建模。基于可扩展标记语言(XML),提出了接口描述文件(IDF-XML)的概念,利用XML的优势对该模型进行描述,并提出了一种转换机制,将IDF-XML中的通信接口信息转换为接口综合中的对象模型。该文以一个简单数码相机的设计为实例,使用建模技术对其中的DCT模块进行接口建模。接口综合算法生成的接口电路将DCT模块与整个系统相连,实现了模块间的平滑通信。     

SoC通讯体系结构的高层建模技术研究

片上通讯设计是SoC系统设计的关键。本文着重从高层建模上研究SOC通讯体系结构设计。首先概述了SoC的通讯体系结构设计,其次介绍了片上通讯体系结构的高层建模方法,然后介绍了高层片上通讯体系结构的快速仿真方法,最后介绍了我们设计实现的Hi-SoComm系统。     

基于加权数据通路的RTL级低功耗SoC设计

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8. 38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。     

复杂混合信号SoC芯片的延迟测试

随着芯片集成度的持续提高以及制造工艺的不断进步,对测试覆盖率和产品良率的严格要求,需要研究新的测试方法和故障模型。基于扫描的快速延迟测试方法已经在深亚微米的片上系统（SoC）芯片中得到了广泛的使用。通过一款高性能复杂混合信号SoC芯片的延迟测试的成功应用,描述了从芯片对延迟测试的可复用的时钟产生逻辑的实现,到使用ATPG工具产生延迟图形,在相对较低的测试成本下,获得了很高的转换延迟和路径延迟故障覆盖率,满足了产品快速上市的要求。