向复杂时钟设计者致敬

我们可以快速回顾一下基本的时钟理论。时钟信号决定着电路的数字设计性能。当时钟信号在高态和低态之间变换时,应用中的逻辑将切换为上升沿、下降沿或两者皆有。由于溢出给定时钟域的事例极多,有必要插入缓冲树来恰当驱动逻辑。时钟树有延迟、歪曲率(skew)、最大功率及信号完整性要求,布线工程师都须予以应对。     

仿真分析在时钟电路电磁兼容设计中的应用

从抑制时钟电路电磁辐射出发,介绍了时钟电路电磁兼容设计时线条阻抗设计方法,以及传输线延迟的计算、减小时钟电路电磁辐射的几种方法,仿真分析了时钟电路电磁辐射值与线条长度、信号上升沿以及保护线的关系,并计算了保护线的屏蔽效能。结果表明在整个频谱范围内,电磁辐射值随时钟信号上升沿减小而增大;随时钟线条长度增加,辐射尖峰相对于短线条的辐射增多;保护线对时钟电路的电磁辐射有明显抑制作用。     

低功耗四边沿触发器设计

根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思想,本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器,消除了三值时钟的冗余跳变,从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单,既可以用于二值时序电路中也可以用于多值时序电路中。模拟结果表明,本文设计的四边沿触发器具有正确的逻辑功能且能有效地降低系统功耗。     

逻辑分析仪针对特定协议的触发功能

1，引言 为了节省存储空间，逻辑分析仪都会有触发功能。该功能可以让逻辑分析仪检测到被测信号满足设定的条件后才开始采集数据，而且与示波器只具备上升沿、下降沿等简单的触发方式相比，逻辑分析仪的触发功能更加强大。逻辑分析仪不但可以对信号的上升沿、下降沿等进行触发，还提供了总线触发、脉宽触发、延迟触发等多种方式。逻辑分析仪为了使用方便通常也具有协议分析功能，     

时钟边沿可控双边沿触发器设计及其应用

本文设计了时钟边沿可控双边沿触发器,在传统的双边沿触发器内部增加时钟控制电路,实现对单个时钟边沿的控制.同时,提出了基于隔态封锁技术的时序电路设计方法,可封锁时钟信号中所有冗余边沿的触发行为.HSPICE模拟与能耗分析证明,本文设计的电路不仅能够封锁所有的冗余时钟边沿的触发,而且可以简化组合电路部分的设计,从而实现更低...     

边缘脉冲转换器

要检测方波信号的边缘,一般采用微分电路与逻辑电路,微分电路要外附电阻、电容和二极管等分立元件,抗干扰能力差。采用数字电路作边缘脉冲检测,电路简单,工作可靠。(一)时钟同步的边缘检测器在具有高速时钟信号的数字电路中,可采用触发器配合逻辑门电路把方波边缘转换成脉冲,见图1。图示的电路中采用上升沿触发的D触发器,波形④为上升沿转换的脉冲方波;波形⑤为下降沿转换的脉冲波;波形⑥为上升沿和下降沿合成输出的波形。④、⑤、⑥各端输出的脉冲波宽度为1个时钟周期,它与时钟同步。     

两种对异步计数器工作原理的分析方法

本文用两种方法对异步计数器的工作原理进行分析,其中一法为将时钟触发沿以逻辑表达式形式表示,并证明了该方法的可行性。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

基于时钟设计的异步时序逻辑电路设计法

基于时钟设计的异步时序逻辑电路设计法，根据电路状态转换规律，立足电路中各位触发器时钟设计，使电路完成所要求的逻辑功能，从而避免了求解电路状态方程，驱动方程。     

为高速A/D转换应用设计无噪声时钟

A／D转换设计中的噪声有三个来源：量化噪声、ADC自身产生的噪声以及源于转换器周围电路设计与布局方法的噪声。前两种噪声主要取决于在设计中选择的ADC器件。第三种噪声则主要是设计能力的反映，特别是时钟电路。时钟信号上无用的时基抖动、时钟线的错误设计以及时钟线布线错误等，都     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法,它综合了top-down和bottom-up两种时钟树拓扑产生方法,以最小时钟延时和总线长为目标,并把合理偏差应用到时钟树的构造中.电路测试结果证明,与零偏差算法比较,该算法有效地减小了时钟树的总体线长,并且优化了时钟树的性能.     

Renesas科技采用网状方式设计低功耗LSI时钟

LSI的时钟分配方式有时钟树方式、时钟网方式和鱼骨方式等。时钟树方式是把时钟信号呈树枝状分配,布线设计的自由度很大,但对于规模较大的电路,时钟信号的到达时间差就很难减小。时钟网方式是把时钟信号呈棋盘状分配,这样,即使是规模较大的电路,其到达时间差也能较容易地减小,但缺点是布线所需要的电路面积比时钟树方式大。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合理偏差应用到时钟树的构造中 .电路测试结果证明 ,与零偏差算法比较 ,该算法有效地减小了时钟树的总体线长 ,并且优化了时钟树的性能     

一种CMOS静态双沿触发器的设计

提出一种ＣＭＯＳ静态双沿触发器结构,以单个锁存器构成记忆单元,而由一特殊的时钟模块产生控制信号,使锁存器在时钟上升和下降沿处瞬时导通,从而形成双沿触发的功能,最小的实现方案只用１４个管子,模拟证明其工作频率可达３００ＭＨｚ以上。     

高速时钟电路的可靠性设计

本文介绍单片机及数字电路系统中高速时钟电路可靠性设计思路与方法,提出了高速时钟源的电源滤波电路的可靠性设计方法、提出了如何解决高速时钟走线的串扰问题手段、高速时钟延时调整及处理方法、高速时钟信号布线方法.     

PCB板时钟电路的电磁兼容设计

为了研究PCB集成电路板中时钟引起的电磁兼容问题,采用了仿真数值计算的方法,对时钟电路的电磁兼容设计时几种主要影响因素进行分析研究,确定了在PCB集成电路板设计时的时钟选择原则,以及时钟电路电磁兼容设计时的具体对象和内容,通过优化时钟设计的布局和布线来达到提高了PCB板电磁兼容设计。最后提出了可以有效切断PCB板上时钟干扰传播途径的几种措施,为工程技术人员提供一种解决相关问题的思路。     

高速时钟信号的RC匹配电路设计与分析

时钟信号是数字电路能够正常工作的基础,决定着数据能否正常判决。但是随着集成电路工艺的发展,时钟信号的边沿变化速率都变得非常快,快速的边沿速率会导致严重的信号完整性和电磁兼容性问题,为了确保时钟信号的完整性,时钟信号需要进行匹配设计。信号完整性分析中常用的几种匹配方法是否都适合于时钟信号,各种匹配方法的取值如何确定就成为了设计难点。为了能够获取高质量的时钟信号,文章结合仿真分析的方法,设计出典型时钟电路RC匹配电路,指导实际应用。     

同步电路设计中CLOCK SKEW 的分析

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中0clock skew和非0clock skew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。     

一种用于ESD保护的SCR触发电路

介绍一种检测ESD电压并输出触发或关断信号的电路结构。通过对ESD脉冲的上升沿进行分辨,然后输出触发信号从而触发SCR钳位器件对内部电路进行保护,并在ESD脉冲结束时对脉冲下降沿进行检测,从而输出关断信号关断SCR钳位器件,防止闩锁效应的发生。仿真结果显示,该电路能较好地检测ESD脉冲的上升沿或下降沿而输出不同的信号,从而能降低SCR钳位器件的触发电压,并防止闩锁效应。     

逻辑分析仪——从入门到精通讲座(23) 逻辑分析仪针对特定协议的触发功能

1.引言为了节省存储空间,逻辑分析仪都会有触发功能。该功能可以让逻辑分析仪检测到被测信号满足设定的条件后才开始采集数据,而且与示波器只具备上升沿、下降沿等简单的触发方式相比,逻辑分析仪的触发功能更加强大。逻辑分析仪不但可以对信号的上升沿、下降沿等进行