超深亚微米自对准平面双栅MOSFET假栅的制作

进入超深亚微米领域以后,传统CMOS器件遇到了器件物理、工艺技术等方面难以逾越的障碍.普遍认为,必须引入新结构和新材料来延长摩尔定律的寿命.其中,双栅CMOS被认为是新结构中的首选.在制作平面型双栅MOS器件中,采用自对准假栅结构,利用UHV外延得到有源区(S、D、G),是一种制作自对准双栅MOSFET的有效手段.文章详细研究了一种假栅制作技术.采用电子束曝光,结合胶的灰化技术,得到了线宽为50 nm的胶图形,并用RIE刻蚀五层介质的方法,得到了栅长仅为50 nm的自对准假栅结构.     

全自对准双掩模槽栅IGBT设计与样品制备

基于侧墙自对准和金属硅化物等VLSI先进工艺实现全自对准的多晶硅反刻及栅源金属连接,并用氮化锆(ZrN)代替二氧化硅做硬掩模,由于氮化锆(ZrN)膜更薄使膜应力更小,设计出用两张掩模版制作trench绝缘栅双极晶体管(IGBT)的工艺流程,给出了初步的实验结果.该设计减少了IGBT制作的工艺步骤,降低了器件制作成本,同时缩小了元包尺寸,增加了trench结构的元包密度和单位芯片面积的沟道宽度.     

fT为350 GHz的InAlN/GaN HFET高频器件研究

采用再生长n+ GaN非合金欧姆接触工艺研制了具有高电流增益截止频率(fT)的InAlN/GaN异质结场效应晶体管 (HFETs),器件尺寸得到有效缩小,源漏间距减小至600 nm.通过优化干法刻蚀和n+ GaN外延工艺,欧姆接触总电阻值达到0.16 Ω·mm,该值为目前金属有机化学气相沉积(MOCVD)方法制备的最低值.采用自对准电子束曝光工艺实现34 nm直栅.器件尺寸的缩小以及欧姆接触的改善,器件电学特性,尤其是射频特性得到大幅提升.器件的开态电阻(Ron)仅为0.41 Ω·mm,栅压1 V下,漏源饱和电流达到2.14 A/mm.此外,器件的电流增益截止频率(fT)达到350 GHz,该值为目前GaN基HFET器件国内报道最高值.     

多晶硅发射极超高速集成电路工艺

报道了具有先进双极关键技术特征的多晶硅发射极集成电路的工艺 ,重点介绍了用难熔金属氮化物 (Zr N )作为新的刻蚀掩模实现器件的硅深槽隔离 ;E- B间自对准二氧化硅侧墙隔离 ;快速热处理实现多晶硅发射区浅结及薄基区 ;E、 B、 C区自对准钴硅化物形成 ,明显地减少串联电阻和双层金属 Al间可靠互联等先进的工艺研究 .用此套工艺技术研制出工作频率达 3.1GHz的硅微波静态分频器实验电路 ,集成度为 6 0 0门的双层金属 Al的ECL移位寄存器电路 ,最高移位频率达 45 0 MHz. 19级环振电路平均门延迟小于 5 0 ps     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构 ,能够有效抑制部分耗尽SOInMOSFET的浮体效应 .这种结构可以通过在源区形成一个浅的n+ p结和二次侧墙 ,然后生长厚的硅化物以穿透这个浅结的方法来实现 .模拟结果表明这种结构能够成功抑制SOInMOSFET中存在的反常亚阈值斜率和kink效应 ,漏端击穿电压也有显著提高 .这种抑制浮体效应的方法不增加器件面积 ,而且与体硅MOSFET工艺完全兼容 .     

自对准双栅MOSFET 的结构与工艺实现

双栅MOSFET是一种非常有发展前途的新型器件，它具有跨导高、亚阈值特性优异、短沟道特性好等优点。自对准的双栅MOSFET结构中，栅与源漏之间无覆盖，对于实现最终的高性能十分重要。本文具体介绍了几种自对准的双栅MOSFET的结构及其工艺流程。     

6H-SiC异质结源漏MOSFET的模拟仿真研究

给出了一种新型SiC MOSFET-6H-SiC异质结源漏MOSFET。这种器件结构制备工艺简单,避免了长期困扰常规SiC MOSFET的离子注入工艺难度大、退火温度高等问题,而且具有性能优良,开态电流大,侧墙工艺简单的特点。文中分析了该器件的电流输运机制,并通过器件仿真软件ISE TCAD模拟,给出了SiC异质结源漏MOSFET伏安特性以及其和相关器件结构和工艺参数的关系。     

高k栅介质InGaAs MOSFET结构的设计与仿真

利用半导体仿真工具Silvaco TCAD,研究了高k栅介质InGaAs MOSFET的三种结构:缓冲层结构、侧墙结构和基本结构。通过对三种结构MOSFET的阈值电压、亚阈值摆幅以及漏源电流进行比较分析,得出缓冲层结构InGaAs MOSFET具有最佳的电学特性,侧墙结构的MOSFET次之。进一步分析发现,当缓冲层结构InGaAs MOSFET的沟道厚度大于80nm时,可获得稳定的电性能。     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构,能够有效抑制部分耗尽SOI nMOSFET的浮体效应.这种结构可以通过在源区形成一个浅的n+-p结和二次侧墙,然后生长厚的硅化物以穿透这个浅结的方法来实现.模拟结果表明这种结构能够成功抑制SOI nMOSFET中存在的反常亚阈值斜率和kink效应,漏端击穿电压也有显著提高.这种抑制浮体效应的方法不增加器件面积,而且与体硅MOSFET工艺完全兼容.     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构,能够有效抑制部分耗尽SOI nMOSFET的浮体效应.这种结构可以通过在源区形成一个浅的n+-p结和二次侧墙,然后生长厚的硅化物以穿透这个浅结的方法来实现.模拟结果表明这种结构能够成功抑制SOI nMOSFET中存在的反常亚阈值斜率和kink效应,漏端击穿电压也有显著提高.这种抑制浮体效应的方法不增加器件面积,而且与体硅MOSFET工艺完全兼容.     

双栅氧LDMOS器件工艺技术的研究与改进

双栅氧LDMOS器件刻蚀过程中极易造成多晶硅残留现象,降低了栅极和源区之间的击穿电压.改进了制备双栅氧LDMOS器件的方法,对于70 nm以下的栅氧厚度,采用保留整个厚栅氧器件区域栅氧的刻蚀方法,同时用一次多晶工艺代替二次多晶工艺,消除了多晶硅残留现象,减少了工艺步骤,提高了成品率;对于厚度大于70 nm或者100 nm的厚栅氧器件,除了以上的改进措施,还增加了一步光刻工艺,分别单独形成高压和低压器件的源漏区域.通过这些方法,解决了多晶残留问题,得到了性能更好的LDMOS器件,大大提高了成品率.     

CMOS工艺中PIP电容的不同制作方法

在CMOS(Complementary Metal-Oxide-Semiconductor,互补式金属-氧化物-半导体)器件制造工艺中,通常都需要集成PIP(Polysilicon-Insulator-Polysilicon,多晶硅-介电层-多晶硅)电容,该电容的制作非常重要。介绍了PIP电容的4种制作工艺,并分别对比了优劣。4种方法分别是:将PIP制作步骤放在第一层多晶硅刻蚀之后,将PIP制作步骤放在侧墙氧化层刻蚀之后,将PIP制作步骤放在源漏离子注入之后,将PIP制作步骤放在第一层多晶硅沉积之后。由于PIP工艺中的热过程对CMOS器件会有影响,且不同的PIP工艺对单项工艺的要求不同,所以这4种方法对器件参数的影响会各有不同。最后通过实际流片验证,证实了第四种方法对器件参数影响最小,且工艺难度最小,与理论分析完全一致。     

IGBT全自对准栅挖槽工艺研究

设计了一种全自对准槽栅IGBT(绝缘栅双极晶体管)结构，其工艺简单，全套工艺只有两张光刻版，提高了工艺成品率。它独特的IGBT沟道多重短路结构，有效地防止了器件闩锁；采用氧化层硬掩膜和硅化物工艺，实现了全自对准的多晶硅反刻和金属连接，增加了IGBT芯片单位面积的元胞密度和沟道宽度，提高了器件的电流能力；用砷(As)掺杂代替磷(P)掺杂，有效地提高了源区表面浓度，实现了浅结工艺。     

双栅MOSFET沟道侧壁绝缘柱(DP)表面势解析模型

采用抛物线近似方法求解二维泊松方程,建立了漏端沟道侧壁绝缘柱表面电势解析模型。在该解析模型下,求解了不同漏压下的表面势,并与Atlas仿真结果做对比。比较了在相同条件下,DPDG MOSFET与DG MOSFET的沟道侧壁电势与电场分布。在不同沟道长度下,分析了DPDG MOSFET器件的阈值电压(Vth),亚阈值斜率(SS)以及漏感应势垒降低效应(DIBL),并与DG MOSFET作对比。结果表明,添加绝缘柱DP后,不仅减小了源漏端电荷分享,而且增强了栅对电荷控制,从而改善了器件的DIBL效应,并有效提高了器件的可靠性。     

集成电路中金属硅化物的发展与演变

金属硅化物在VLSI/ULSI器件技术中起着非常重要的作用,被广泛应用于源漏极和硅栅极与金属之间的接触。其中自对准硅化物（self-aligned silicide）工艺已经成为近期的超高速CMOS逻辑大规模集成电路的关键制造工艺之一。     

槽栅IGBT 硅化物自对准技术研究

本文设计了一种全自对准的槽栅IGBT（绝缘栅双极晶体管）结构，其工艺简单，全套工艺只有两张光刻版，是现有IGBT工艺中最少的，而且现金闪光刻之间没有套刻关系，避免了套刻误差，提高了工艺成品率。同时，降低了制版费用和制造成本。设计了一种独特的IGBT多重沟道短路结构，有效的防止闩锁。用氧化层硬掩膜和先进的硅化物工艺实现金属接触全自对准，可使元包尺寸减小到2μm甚至更小，增加了IGBT芯片单位面积的元包密度和沟道宽度，提高了电流，使器件导通电阻低于0.23mΩ/cm^2。用砷（As）掺杂代替磷（P），可有效提高源区表面浓度，实现浅结工艺。     

自对准MOSFET概述

一般的 MOSFET 工艺是用厚氧化物作为扩散掩蔽,因而需要光刻和重复对准步骤以确定短沟道区上的栅氧化物及栅电极。自对准 MOSFET 是用另一种方法制造的,其源和漏可与栅电极自动对准。自对准 MOSFET 已经并将要得到电子工业界日益增加的观注。     

新型高频VDMOS功率器件的研究

作者采用一种新方法设计了可在高压下工作的高频VDMOS器件,该器件具有二级场板终端结构。通过在工艺上利用多晶硅选择氧化形成漏表面厚氧化层,不仅可以有效地减小C_(gd),而且可以减小C_(gs)。该方法简化了器件制作工艺并实现了自对准扩散。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。