基于USB接口的边界扫描测试控制器设计

边界扫描测试技术是目前一种主流的可测性设计技术,它以特有的结构和检测方法克服了复杂数字电路板测试的技术障碍,能大大提高数字电路的可测试性;采用DSP和边界扫描总线控制芯片74LVT8980设计了边界扫描测试控制器,该控制器采用USB总线与计算机进行通信,实现USB通信协议与边界扫描总线协议的自动转换,测试数据能够自动加载、采集和诊断;实际测试表明这种方法具有方便、快捷、即插即用的特点.     

支持SVF的边界扫描测试系统的设计与实现

边界扫描技术是一种完整的、标准化的可测性设计方法,它提供了对电路板上器件的功能、互连等进行测试的新途径.本设计实现了一种能够自动生成SVF测试图形的边界扫描测试系统,然后利用该系统进行了PCB板级的扫描链完整性测试和芯片互连测试,测试结果分析表明系统可以检测出被测对象的故障类型.     

边界扫描测试技术及其应用

边界扫描技术是一种完整的、标准化的可测性设计方法，它提供了对电路板上元件的功能、互连等进行测试的一种统一方案，极大地提高了系统测试的效率。本文详细介绍了边界扫描测试的原理、结构，讨论了边界扫描测试技术的应用。     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。     

基于SOPC的高速边界扫描主控器设计

依据IEEE1149.1标准,采用SOPC技术设计了一款高速的边界扫描主控器;用户可对该主控器进行配置,输出测试所需的控制信号,输出的测试时钟TCK频率可达50MHz,大大提高了边界扫描测试效率;同时,开发的具有自主知识产权的边界扫描主控器IP核为SOPC系统可测性设计提供了一个很有实际价值的组件,无需专用边界扫描测试设备即可实现对系统的边界扫描测试功能;经时序仿真波形和数字示波器观测结果验证,该边界扫描主控器所产生的测试信号符合测试要求,设计正确合理。     

数据采集器的可测性设计与评估

针对数模混合系统的快速诊断维修问题,以数据采集器作为对象,研究典型数模混合系统的可测性设计及评估;文章首先介绍了两种先进的可测性设计技术:边界扫描技术和内建自测试技术;以某数据采集系统为对象,阐述其关键性能指标,并依据"分块设计"的方法分析了系统各个测试模块的故障类型和采用的可测试性设计方案;最后,利用TEAMS软件建立了数据采集系统的基于多信号流的模型,经计算及仿真对比了可测性设计前后的测试性设计指标;仿真结果表明,增加可测性设计,可以提高电子系统的故障检测率和隔离率,但要增加测试代价,并在一定程度上降低系统的可靠性。     

基于边界扫描的星载计算机可测性设计

叙述了可测性设计（Design For Test／Testability，DFT）的概念和常见方法，其中边界扫描技术是目前应用最为广泛的可测性设计方法。本文在对边界扫描技术的基本原理予以介绍后，结合星载计算机的特点设计了一种基于边界扫描的可扩展的层次化可测性设计结构，能够通过边界扫描进行芯片级、板级乃至系统级的测试。     

基于IEEE1149.4标准的K节点故障诊断方法研究

IEEE1149．4标准为解决数模混合电路的边界扫描测试提供了有效的方法;在IEEE1149.4标准所提出的模拟互连测试结构的基础上,结合K节点故障的可测性原则和测试节点选择方法,实现对常规的复杂无源模拟电路网络进行符合IEEE1149.4标准的可测性设计进行故障诊断,并通过实例验证该方法的有效性。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

基于微控制器的嵌入式边界扫描解决方案

为了解决电路板快速诊断维修问题,嵌入式测试正以全新的概念成为板级电路测试的研究方向;嵌入式测试性设计,是将自动故障检测和诊断功能内置于电路板中,利用嵌入式测试控制器,在UUT内部实现故障检测;边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌人式测试方法,成为板级乃至系统级故障检测的新发展方向;文章首先概述了嵌入式边界扫描技术,然后提出了一种基于微控制器的嵌入式边界扫描解决方案,阐述了嵌入式边界扫描的数据生成技术,最后以数字IO电路板为对象进行了测试性设计与验证,并给出结论;总体上,嵌入式测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本。     

边界扫描在数模混合电路板级测试中的设计与应用

针对飞控系统某数模混合电路板测试需求,在不利用外部信号源、信号采集设备的条件下,利用边界扫描技术进行测试系统设计。介绍了PCI-410边界扫描核心套件和ScanWorks测试软件,对边界扫描测试方法进行研究,详细说明了测试系统方案设计、测试流程开发步骤以及测试程序执行方式,并通过实际测试,验证了设计的可行性,为数字电路板和简单的数模混合电路板的测试提供了实用的测试方法和手段,具有很好的应用价值。     

ASIC集成电路的可测性设计与技术实现

ASIC集成电路设计开发中的隐含逻辑瑕疵与电路故障是芯片实现的最大困境,针对不同特性的电路提出了内部逻辑扫描、存储器内建自测试、边界扫描链插入以及ATPG自动测试向量生成的解决方案与技术方法,实现了SOC设计开发中逻辑与成片电路的主动侦测与跟踪寻径,经实践证明这些方法大大提高了复杂SOC研制的成功率.     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

类蜂巢结构快速样机平台的可测试性设计

类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台，采用类似蜂窝状的系统结构。根据该样机平台特点，采用边界扫描技术进行板级和系统级的可测试性设计，扫描链路可以灵活配置，不仅能实现边界扫描测试，还能实现对可编程器件的在线编程，方便了样机平台的测试和调试工作，缩短了系统开发周期。     

A built-in test module for fault isolation

A broad-level implementation of signature analysis that uses a built-in test module called a testing switch is presented. It is shown how board designers can incorporate the testing-switch modules to reduce the time it takes to isolate faulty chips. Both the test time and the power overhead are better with the testing-switch implementation than with schemes using built-in logic block observer circuits. The proposed technique is especially useful when boundary scan and self-test cannot be implemented in every chip of a board     

基于VXI总线的多功能边界扫描控制器的研制

根据系统级边界扫描测试技术的需求,研制了基于VXI总线的多功能边界扫描测试控制器,具备三种操作模式：IEEE1149．1TAP模式、IEEE1149．5主控制器模式和从控制器模式;由上位机控制模件组态到期望的模式,模件上的TAP口控制器产生1149．1测试信号,提供给JTAG口用于通过TDO／TDI扫描链对被测目标板进行边界扫描测试;IEEE1149．5主控制器可完成和从控制器间的通讯以便对机箱或子系统级中可测试性模件进行边界扫描测试,兼容于BSDL和EDIF文件格式的自动测试向量生成软件可实现多种扫描测试功能。     

基于边界扫描的板级互连测试及测试向量生成

针对现有测试向量的不足,该文介绍了边界扫描的基本原理和结构并且分析了测试算法,重点论述了在互连测试中向边界扫描单元预装测试向量和提取响应的方法,最后提出了一种可施加于电路板扫描链上的测试向量生成方法。实验结果表明,该方法思路清晰,能够检测被测电路板中多条扫描链的固定0、固定1、短路和开路故障。     

混合技术电路板簇测试的多边界扫描链优化配置

由边界扫描器件和非边界扫描器件组装的混合技术电路板将在今后相当长时间内广泛存在,析台由非边界扫描器件组成的簇的测试是边界扫描测试领域重要而富有实际价值的问题。为减少其测试时间,基于贪婪策略和单扫描链最优排序技术,提出了一种多边界扫描链优化配置技术,经实例验证表明,该技术可以有效地减少混合技术电路板族测试时间,提高测试效率。     

基于CPLD的计算机组成原理实验板

针对传统的计算机组成原理实验仪只能进行功能实现和验证,无法满足在校学生自主设计和创新问题,提出了一种改进计算机组成原理实验板的方法.该方法采用复杂可编程逻辑器件(CPLD)芯片替代传统分立小规模集成IC芯片作为载体,使用电子设计自动化(EDA)开发工具,以硬件描述语言(VHDL)来实现各种硬件逻辑,再与硬件的输入输出接口线路相连,最终组成一台可用于实验教学的完整计算机系统.实验表明,新设计的实验板能够实现原实验仪的实验要求,增强实验系统的功能,提高系统的灵活性,降低实验成本.     

带有非边界扫描器件的混装电路的扫描链优化配置

在混装电路中,由不同的非边界扫描器件所组成的簇所需要的测试向量的数目可能是不同的,根据不同的簇所需要的测试向量的不同,可以将整个测试过程分为不同的测试阶段,每个测试阶段过后都会有一个或者多个扫描芯片处于bypass状态,而此时其长度只有1,也就是说每一个扫描链的长度是随着测试矢量的移出而变化的,整个扫描链的配置过程中,需要考虑这样两个问题：如何将扫描芯片分配给各条扫描链以及如何排列各条扫描链中扫描芯片的顺序,提出了一种如何配置单链的方法,即优化配置扫描芯片在扫描链中的顺序,这种方法同样可以被应用到多链.