基于CPLD的线阵CCD驱动电路设计与实现

设计和开发了一种线阵CCD驱动电路.该电路主要采用了复杂可编程逻辑器件(CPLD),充分发挥其"可编程"的技术特性,为用户提供了丰富的接口信号.介绍了该驱动电路的主要特性、工作原理和驱动时序的设计思想.实验结果表明:该驱动电路完全满足设计要求,当将其集成到其它测量电路中时,整个测量系统可正常工作,且测量精度满足要求.     

一种应用于DC/DC转换器的自举电路设计

设计了一种适用于DC/DC转换器的自举升压电路.采用该电路可将功率PMOS管替换为NMOS管.在相同尺寸条件下,NMOS管具有较小的导通电阻,从而提高DC/DC转换器的效率.电路基于华宏NEC的0.35 μm BCD工艺,利用Cadence中的Spectre进行了验证.并给出了该自举电路的设计思想、电路的工作原理,以及自举电容最小值的计算.当电源电压降至1.4 V,电路仍能保持正常工作.当自举电容为10 nF,电源电压为5 V,工作频率可高达2 MHz.     

一种高压大电流PIN管开关驱动器的设计

介绍了一种PIN管开关驱动电路.该电路采用了控制信号与高压源相隔离的方法,可支持300 V以内的高压,并具有800 mA的电流驱动能力,驱动电路的开关切换时间小于2.6 μs.通过对高压器件的防击穿保护,并增加适当的延时电路,大幅度提高了驱动电路的工作稳定性.该电路可应用到高电压、大电流、高功率容量、高速切换的PIN管...     

一种流水线ADC数字域动态可重构架构

分析流水线ADC数字域校准算法工作原理及实现电路的具体特点.为解决数字校准算法系数实时更新的问题,在PipeRench结构的基础上结合多重上下文动态可重构方式,提出了一种针对流水线ADC数字域的动态可重构电路.对该架构中的关键电路模块进行了设计并对整个电路架构进行了仿真,结果表明该架构可以实现流水线ADC数字域的动态重构.     

一种中心频率可调的VCO电路设计

采用0.18μm CMOS工艺设计了一种用于高速锁相环系统的压控振荡器(VCO)电路,该电路的中心频率可根据需要进行调节.电路采用SMIC 0.18 μm工艺模型,使用Cadence的Spectre工具进行了仿真,仿真结果表明,该电路可工作在2.125～3.125 GHz范围内,在5 MHz频偏处的相位噪声为-105 dBc/Hz.     

40Gb/S甚短距离光传输系统的去斜移设计(本期优秀论文)

实现了串/并转换成帧器接口(SFI-5)的去斜移功能.该设计主要由去斜移通道的帧对齐模块和数据通道去斜移模块组成,其中的关键电路由窗口比较器与滑动窗口生成器配合工作实现.16个数据通道去斜移电路轮流工作,共用一个窗口比较器,提高了电路的工作速度,节省了资源.系统测试表明,该电路可纠正±160比特范围内的通道间斜移,可应用于40Gb/s甚短距离传输的VSR5系统.     

一款CAN总线收发器芯片的电路设计

文中完成一款应用于CAN总线的收发器芯片的电路设计.重点阐述了该收发器芯片的功能框图及其工作原理,特别是接收模块和过压保护的设计.该电路采用5V电源,驱动总线负载为R=60Ω、C=200pF.仿真结果表明该电路工作时的平均电流为35.7mA,电路总的延迟时间为160ns,具有较好的过压保护功能,可应用于高速CAN总线通讯中.     

CD/DVD-ROM马达驱动电路AAI5954设计开发

设计了一种可广泛应用于CD/DVD-ROM马达伺服系统的小功率马达驱动集成电路.简要描述了该电路的功能,特别介绍了一些主要电路功能模块的工作原理,并作了相应的数学推导.     

差模放大电路信号源的设计与实现

本文利用THS4130芯片设计了一种结构简单、精确度高的单端转差模信号源电路,该电路还可同时输出共模信号.笔者计算了电路参数,并在Mulitisim软件中完成了仿真验证.最后,在PCB板上实现了该电路.实践证明,该电路可将常见的单端信号源转换成良好的差模、共模信号,可提供高校本科生差模放大电路实验所需的可靠差模信号源.     

一种单片集成CMOS线性稳压器的设计

设计出一种单片集成可用于锂电池充电的LDO(Low Dropout)线性稳压器.对线性稳压器的工作原理及关键特性进行了分析,此电路基于Cadence Chat0.35umCMOS工艺,并用Cadence对整体电路进行了仿真,仿真结果说明该电路具有高精度、宽电源电压工作范围、低温度系数的优点.     

一种用于温补晶振的EEPROM修调电路设计

设计了一种用于温度补偿晶体振荡器(TCXO)的数字修调电可擦除只读存储器(EEPROM)电路.该电路具有正常工作模式和RAM WRITE、EEPROM WRITE、EEPROM READ三种测试模式,用于TCXO中模拟补偿电压的修调.在SMIC 0.35μm工艺下,采用HSPICE工具对设计的电路进行了仿真与验证,结果表明该电路具有可靠性高和功耗低的优点.     

用GaAs MMIC实现2.1GHz的预失真线性化单片

介绍了一种预失真线性化单片电路,该电路单电源工作,采用预失真技术结合有源反馈的方法,完成了单片预失真线性化电路的研制.预失真线性化单片电路采用75mm GaAs MMIC工艺研制,芯片面积约为4mm2.结果表明,2.1GHz时此预失真单片电路可改善放大器的三阶互调分量9dB.     

一种用于手写体数字分类的可编程Hamming神经网络特征提取器

根据 Hamming神经网络的工作原理提出了一种可用于手写体数字识别的结构简单灵活的电流型可编程局部结构特征提取电路 .该特征提取器的模板不仅是可编程的 ,可根据不同的需要来随时更改模板的内容以适应不同的情况 ,而且其特征合并的方式也是可配置的 ,可根据不同的需要把所需的特征合并成不同的特征类别 .对于该可编程特征的电路模拟以及用单层多晶、双层金属的 1 .2μm数字 CMOS工艺所制作的实验芯片的测试表明 ,该电路能很好地完成特征提取的功能 .     

基于CC1050的FSK发射电路设计

介绍基于CC1050的FSK发射电路设计.该电路的工作频率范围为300~1 000 MHz,FSK调制,发射功率可编程设置为-20～12 dBm,给出CC1050的典型应用电路,以及CC1050与微控制器接口电路,该FSK电路设计简单,可工作在不同频率.     

一个128×128CMOS快照模式焦平面读出电路设计

本文介绍了一个工作于快照模式的CMOS焦平面读出电路新结构——DCA(Direct-injection Charge Amplifier)结构.该结构像素电路仅用4个MOS管,采用特殊的版图设计并用PMOS管做复位管,既可保证像素内存储电容足够大,又可避免复位电压的阈值损失,从而提高了读出电路的电荷处理能力.由于像素电路非常简单,且该结构能有效消除列线寄生电容C_bus的影响,因此该结构非常适用于小像素、大规模的焦平面读出电路.采用DCA结构和1.2μm双硅双铝(DPDM-Double-Poly Double-Metal)标准CMOS工艺设计了一个128×128规模焦平面读出电路试验芯片,其像素尺寸为50×50μm²,电荷处理能力达11.2pC.本文详细介绍了该读出电路的体系结构、像素电路、探测器模型和工作时序,并给出了精确的HSPICE仿真结果和试验芯片测试结果.     

一种用于白光LED驱动电路的高性能带隙基准源

介绍了一种基于0.6 μm BiCMOS工艺的用于白光LED驱动电路的温度补偿技术,详细分析了该带隙基准电路的工作原理,并采用HSPICE软件对运算放大器和带隙基准源进行仿真.该技术充分利用了PN结反向饱和电流是温度敏感函数的特性,具有电路结构简单、温度特性好和电源抑制比高的特点.文章以理论公式的形式对整个模块的工作原理进行了分析,包括输出电压和输出电流,分析了失调电压对该电路的影响.从理论分析结果可以看出,该电路可以通过适当调节电阻之间的比例而得到温度特性好的输出电压和电流,以及输出可调的输出电压,还可以抑制失调噪声的影响.仿真结果表明,该电路的温度系数为2.8×10-5/K,电源抑制比在70 dB以上,运放的低频电压增益约为78 dB,电路功耗仅为0.05 mW.所有的参数结果均满足了设计的要求.该带隙基准电路还可应用于其他电源芯片中.     

低功耗64×64 CMOS快照模式焦平面读出电路新结构

介绍了一个工作于快照模式的CMOS焦平面读出电路的低功耗新结构-OESCA(Odd-Even SnapshotCharge Amplifier)结构该结构像素电路非常简单,仅用三个NMOS管;采用两个低功耗设计的电荷放大器做列读出电路,分别用于奇偶行的读出,不但可有效消除列线寄生电容的影响,而且列读出电路的功耗可降低1 5%,因此OESCA新结构特别适于要求低功耗设计的大规模、小像素阵列焦平面读出电路采用OESCA结构和1.2μm双硅双铝标准CMOS工艺设计了一个64×64规模焦平面读出电路实验芯片,其像素尺寸为50μm×50μm,读出电路的电荷处理能力达10.37pC.详细介绍了该读出电路的体系结构、像素电路、探测器模型和工作时序,并给出了精确的SPICE仿真结果和试验芯片的测试结果.     

数字信号FSK无线收发电路设计

介绍了一种采用TH7108单片发射器芯片和TH71112单片接收器芯片设计的数字信号FSK无线收发电路.该电路可以直接与常用的编码器/解码器、单片机、计算机等连接,实现相互之间的数据无线传输.该电路结构简单,工作可靠,可方便地嵌入仪器仪表和自动控制系统中,构成一个点对点、一点对多点的无线串行数据传输通道.     

一种小面积的高吞吐率AES协处理器设计

提出了一种AES协处理器的结构设计,加解密部分采用加解密复用的单个轮函数迭代的无流水线结构,内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度.该协处理器可配置在ECB、CBC或CTR工作模式下,工作模式与数据输入输出的处理不影响处理器的数据吞吐率.基于SMIC 0.13μm CMOS工艺的综合结果表明,该电路的关键路径延时最短为4.45ns,在206 MHz的最高时钟频率下,128位密钥长度下的数据吞吐率可达到2.4Gb/s.电路门数为7.848万门.     

传输线小反射信号正交分解和对消技术

介绍一种基于信号正交分解和对消原理消除传输线上小反射信号的技术.通过在传输线上引入两个间隔1/8波长的可调不连续性电抗,实现任意相位的小反射信号消除.对该技术的工作原理进行了描述,建立了电路的数学模型并进行了理论分析.分析结果表明,采用适当的电路形式并通过调整电路参数,可对反射信号达到近乎完全的对消,回波损耗可改善40 dB以上.仿真和实验验证了该技术的有效性和理论分析的正确性.