基于DirectShow的流式立体视频播放器的设计与实现

介绍了网络环境下利用DirectShow实现立体视频的解码、合成、播放,对实现解码器的关键部分--网络流式源过滤器、立体变换过滤器以及补色立体图合成算法进行了深入研究,并且给出了利用COM技术实现立体视频播放的主要过程.     

基于ARM926的MPEG-4视频编解码系统设计

简介了MPEG-4的特点和视频部分的基本内容,描述了实现编码和解码的运行环境和测试平台以及详细流程,着重介绍了基于ARM926EJ处理器的MPEG-4视频编解码系统的原理及实现,该系统适用于视频监控领域。     

快速查表法优化视频解码中YCbCr到RGB的转换

介绍视频处理过程中涉及到的两个颜色空间:RGB和YCbCr,以及他们之间的转换。用查表法优化媒体播放软件中YCbCr到RGB的转换,以达到提高转换速度,减少计算量,提高视频解码整体性能的目的。文中介绍的查表法兼顾了时间复杂度和空间复杂度。实验结果表明,该方法在嵌入式媒体播放软件中的优化效果非常明显。     

基于ARM的MPEG4 IDCT研究

由于视频解码的运算复杂度很高,因此很多研究将微处理器上视频解码的IDCT,YUV/RGB转换等高运算部分硬件化实现,从而提高了成本,也提高了升级改进的难度.主要研究了MPEG4解码核心的IDCT部分的实现,选取了达到理论计算量下限的Loeffler算法的改进算法,在程序上进行了预判零技术和基于平台的优化.经过实际测试,在180MHz的ARM926EJS CPU上完成了QVGA格式MPEG4的30fps速度实时播放.     

NDiS165：数字标牌播放器

新汉推出多屏显示数字标牌播放器NDiS165，是基于新的AMD嵌入式R系列APU，集成RadeonHD7000图形引擎技术，NDiS165支持DirectXll、图形处理和视频解码加速的同时，功耗降低。町支持多种主流视频格式，包括MVC蓝光3D，保证全高清内容完全无障碍播放。在图形处理效率大大提高的同时，     

H.264视频在Android手机端的解码与播放

本文针对各个环节自己的特点,设计了多级缓冲处理机制,使得视频播放更加流畅、平稳。接着,对于分析和解码的先后次序的问题,则采用线程协作的思想,利用消费者,生产者模式,保证了视频数据的时序性。最后对于视频解码部分,则利用现有解码方法进行平台移植,深度简化代码,合理处理C层和java层的分工。最后实践证明,采用本文提供的方法,视频传输、播放成功,而且Android手机端视频播放延时短,流畅,平稳。     

基于ARM的AVS-P2视频解码器

研究了AVS视频解码部分,介绍了AVS视频编码过程的关键技术.详细阐述了针对ARM平台的AVS-P2视频解码算法的优化,并在基于ARM-Linux的嵌入武平台上实现了AVS视频解码.     

基于FPGA的H.264解码IP核中CAVLC熵解码模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS Ⅱ软件处理器为内核的SOPC系统进行了优化,对CAVLC熵解码进行了优化。CAVLC熵解码模块硬件加速的方法,与无硬件加速的NIOS Ⅱ软件解码方法相比,缩短了解码耗时,使基于FPGA的H.264视频实时解码和播放成为可能。     

GPU解码数据快速拷贝的应用研究

针对高清视频在客户端解码播放过程中存在的CPU占用率高、图像数据拷贝速度低等问题,提出了一种基于GPU解码数据快速拷贝方法。研究了DXVA硬解码方法在视频解码运算过程中的应用,为了消除解码数据在显存拷贝时产生的CPU占用率高现象,利用显存特点和SSE41多媒体指令新特性,设计并实现了视频帧数据快速拷贝方案。实验结果表明,该方法能在满足高清视频实时播放的同时有效降低CPU占用率,且该方法具有一定的实用性。     

基于ARM7TDMI的MPEG4视频解码的实现和优化

MPEG4是国际标准化组织制定的多媒体通信标准,目前在多媒体领域得到广泛应用.简单介绍了MPEG4的特点和视频部分的基本内容,描述了实现解码的运行环境和测试平台.着重介绍了一种基于ARM7TDMI处理器的MPEG4视频解码的实现,并且针对解码实现中性能不够高的地方和本身运行环境的特点从算法、硬件加速和存储器性能等多个方面进行了优化.优化后性能得到显著提高,在系统时钟为50 MHz时,达到平均25帧/s QCIF格式(176×144)的解码性能,可以满足一般手持终端设备的要求.     

MPEG-4的解码系统硬件电路设计

随着视频压缩编码技术和图像采集技术的发展,视频处理的网络带宽也在不断增加.MPEG4具有优越的压缩性能和图像效果,日益成为人们关注的焦点.给出一种基于Vweb公司的Vw2010的MPEG4视频解码系统的解决方案.简单介绍Vw2010工作原理,配置方法.研究结果表明,提出的关于MPEG4传输流播放设计方案是切实可行的.设计了一套基于Vw2010硬件可以实现的MPEG4解码系统.     

基于SOPC的MPEG4视频解码器的设计方案

随着图像采集、显示分辨率、高级压缩以及视频智能技术的进展,视频应用的处理带宽也在不断增加。多变的标准和分辨率要求也使得设计人员无法采用现有的技术。因此,FPGA模块化、可编程及高带宽的优势在视频及图像处理领域越来越明显。本文介绍了一种新的基于FPGA的MPEG4视频解码系统的解决方案———SOPC。整个设计集中在一片芯片内,具有较高性能及灵活性。     

基于SPG290的MPEG-4播放的开发

SPG290是新开发的一款32bit游戏芯片,具有很强的数字信号处理能力。介绍了SPG290的功能特性及外围接线电路,详细描述了SPG290中与MPEG-4视频、音频播放相关各部分硬体的功能及接线方法,同时采用C语言编程实现SPG290的MPEG-4播放。     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

MPEG2视频解码器VLSI结构研究

介绍了ＭＰＥＧ２视频解码器的ＶＬＳＩ实现方法，采用ＡＳＩＣ结构实现ＭＰＥＧ２标准的视频解码，用流水线哈佛结构ＲＩＳＣ型微控制器对视频数据流、变字长解码以及电路时序进行控制，提高了电路速度，减小了芯片面积。     

A 250-MHz single-chip multiprocessor for audio and video signalprocessing

A 250-MHz single-chip multiprocessor, which can implement multichannel decoding, encoding, and transcoding of various audio and video standards, was fabricated using 0.25-μm CMOS technology and consumes 2.38 W at 2.5 V. The multiprocessor integrates four processors and 64-kB shared level-2 cache and exploits coarse-grained parallelism inherent in audio and video signal processing with multithreaded programming. Three coprocessors and scratch-pad memory have been added to each processing element and perform subword parallel processing, background data transfer, and bitstream processing for audio and video signal processing. Useful-skew and clock gating have been utilized to achieve high-speed operation and low power consumption. Consequently, the multiprocessor achieves MPEG2 (MP@HL) video decoding at 20 frames/s     

针对MPEG的去块效应技术的研究及其VLSI实现

现今随着数据压缩的广泛应用,以及MPEG视频编解码的普遍使用,块效应噪声也随之而来。为了消除块效应、提高视频质量,许多去块效应的算法[2-12]被人们所提出,然而大部分算法的运算量都很大,不适合应用在视频处理芯片上。针对这个问题,H.-S. Kong等人[13]提出了一种新的自适应后处理算法,该算法既能有效消除块效应又大幅度地降低了运算量,然而对图像边缘信息保护不够。本文在H.-S. Kong等人[13]的算法的基础上,提出了一种针对MPEG视频流的去方块后处理方法。该方法以方块边缘（水平或垂直）附近各两个4×4区域作为滤波处理的分类依据,通过对该两个区域的像素点的值进行计算,将块边缘分为平滑渐变区域、亮度阶跃区域以及复杂纹理区域,并根据这三种区域对图像边缘信息影响程度的大小,而决定采取强滤波、弱滤波或者不滤波等处理方式。这种方法一方面较好地提取了块效应噪声,一方面又保护了图像的边缘信号,而且计算量较小,满足视频处理芯片低复杂度的去噪要求,通过VLSI实现后有着很好的应用前景。      

一种高精度的压缩域视频目标分割算法

该文提出了一种工作于MPEG压缩域的快速视频目标分割算法。该算法以从MPEG1/2码流中部分解码提取的特征为输入,提取P帧中的运动目标。针对一般的压缩域算法目标边界精度不高的特点,算法采用I帧和P帧中每个块的直流DCT系数和3个交流DCT系数,以及运动补偿信息,重建出P帧的原图像1/16大小的子图像,采用快速平均移聚类得到具有较高边界精度的亮度一致的区域;针对运动向量的噪声容易造成错误检测的缺点,算法结合聚类分析结果和运动块的分布,采用基于马尔可夫随机场的统计标号方法对目标和背景区域进行分类,得到每个P帧的目标掩模。该算法可以得到44子块的边界精度,对于CIF格式的码流,在Pentium IV 2GHz平台上可以达到每秒40帧的处理速度。     

A 1.2-W, 2.16-GOPS/720-MFLOPS embedded superscalar microprocessorfor multimedia applications

We have designed a microprocessor that is based on a single instruction multiple data stream (SIMD) architecture. It features a two-way superscalar architecture for multimedia embedded systems that need to support especially MPEG2 video decoding/encoding and 3DCG image processing. This microprocessor meets all requirements of embedded systems, including (a) MPEG2 (MP@ML) decoding and graphic processing capabilities for three-dimensional images, (b) programming flexibility, and (c) low power consumption and low manufacturing cost. High performance was achieved by enhanced parallel processing capabilities while adopting a SIMD architecture and a two-way superscalar architecture. Programming flexibility was increased by providing 170 dedicated multimedia instructions. Low power consumption was achieved by utilizing advanced process technology and power-saving circuits. The processor supports a general-purpose RISC instruction set. This feature is important, as the processor will have to work as a controller of various target systems. The processor has been fabricated by 0.21-μm CMOS four-metal technology on a 9.84×10.12 mm die. It performs 2.16 GOPS/720 MFLOPS at an operating frequency of 180 MHz, with a power consumption of 1.2 W and a power supply of 1.8 V