基于Verilog HDL的逻辑分析仪电路设计

本文设计的是一个基于Verilog HDL的简易逻辑分析仪电路,在满足触发条件时,对被测信号进行采集、存储、并在示波器上显示所采集到的信号波形和时间标志线。在该逻辑分析仪电路中,所有信号都与时间相关,从而可以观察到时间的设置与保持、脉冲宽度、外部丢失的数据关系、也能够帮助我们实施数字硬件故障检测。     

USB 2.0设备控制器IP核的Verilog HDL设计

介绍了一种设计USB2.0设备控制器IP核的方法．着重分析了UTM1接口、协议层、存储器接口、仲裁器及控制和状态寄存器等几个结构模块及其设计、使用上述方法在Xilinx ISE软件平台上，实现了USB2．0设备控制器IP核的Verilog HDL语言代码及其验证.     

基于Verilog HDL设计线性分组编译码器

针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路的实现,大大减少了设计人员的工作量,提高了设计的准确性和效率.     

相位累加器溢出脉冲的频谱分析

对相位累加器溢出脉冲的频谱作了分析，得出了相位累加器溢出脉冲散分布的规律性，提出了计算相位累加器溢出脉冲频谱的算法，并举例说明了所得结论的应用。     

用Verilog HDL实现基于FPGA的通用分频器的设计

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。     

GPS数据通讯中CRC校验原理及其Verilog HDL语言实现

GPS数据通讯时,接收端对接收到的数据进行差错校验,再将得到的校验码和接收到的校验码比较,如果二者一致则认为传输正确,如果是指令则执行,否则予以拒绝。本文介绍了循环冗余码基本原理、GPS数据通讯中冗余校验,从校验原理入手,具体给出其逻辑电路和Verilog HDL语言实现。     

基于Verilog HDL的新型DDS的结构设计

采用直接数字频率合成(DDS)技术,利用FPGA芯片和D/A转换器,在软件开发平台上完成了一种数据并行的新型DDS系统的设计和仿真。     

POWERLINK网络管理的Verilog HDL实现

为提高协议栈的通信实时性,利用数字电路具有的速度优势,设计了一系列电路结构来实现数据链路及以下层的功能。其中决定通信功能单元运行方式的网络管理(NMT)居于核心地位。采用数据存储排序电路结构来按顺序地存储事件。在不改变协议一致性的情况下,定义了新的主状态,用来读取事件存储队列中的新事件,实现NMT状态机的功能,以及在NMT状态改变后做相关的处理。利用Verilog HDL语言设计实现,用EDA开发软件Modelsim SE进行功能仿真,验证了功能的正确性。     

相位舍位对DDS谱分布的影响

采用严格的信号分析方法,运用离散傅里叶变换(DFT)和傅里叶变换(FT)详细推导了理想状态和相位舍位条件下直接数字频率合成器(DDS)的频谱分布规律。所得到的理论推算结果与目前公认的结果一致,这对实际的DDS系统设计有着极大的参考价值。     

一种基于多级流水线加法器的累加电路设计研究

专用硬件电路常用来实现加速,以提升科学计算速度。在科学计算中,多个数据的累加是常见运算。在设计硬件累加器时,容易出现流水线阻塞问题。提出将数据依据流水线级次分成两类模块,不同类型的模块采用不同的累加方式。基于多级流水线加法器,在FPGA上实现了多个数据的累加。该设计消耗资源少,流水线利用率高,控制相对简单,尤其是在数据规模很大时,优势尤其明显。     

一种SDRAM控制器软核的Verilog设计

介绍了SDRAM存储器的特点及工作原理,SDRAM是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM控制器软核的Verilog设计,通过控制器接口可使得对SDRAM的操作如同通用的SRAM一样简单。     

基于Verilog HDL的流水线模型机的设计与实现

为了提高模型机指令执行的并行性,使用Verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与Verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能.     

一种基于FPGA的高精度同步信号生成设计与实现

针对特定通信系统中需要实现快速、高精度的时间同步需求,设计了一种基于 FPGA 同步信号生成的系统方案。系统以C/A码码片为最小时间刻度,通过对信号中码片数计数输出秒脉冲信号,并在同源情况下,根据码相位累加器溢出后残余值的特点,调整秒脉冲信号的输出位置。结果表明,调整后的秒脉冲信号同步精度能达到纳秒级,在工程上具有一定的应用价值。     

一种用于E1误码仪的时钟提取电路的设计

给出了一种用于E1误码仪中时钟提取电路的实现方案;对电路的性能进行了讨论、分析;采用硬件描述语言实现和验证,结果符合ITU-T的相关要求。     

一种基于DDS的四阶锁相环设计

基于高分辨率DDS设计出一种超窄带高阶锁相环。该四阶锁相环由数字低噪声鉴频鉴相器、三阶二类环路滤波器、椭圆低通滤波器、14比特高分辨率DDS和1GHz超低相噪VCO构成。锁相环采用CPU控制补偿的方法以获取更快的锁定时间、更低的输出参考相位噪声和更大的相位裕度。电路可用于高精度时钟参考和基带时钟恢复等复杂系统中。     

MIT中的一种基于全相位的IQ正交相位解调算法

针对MIT系统相位解调过程中信号非整周期采样以及奇异点对相位测量精度的影响,提出一种基于全相位的IQ正交算法,该算法通过对测得的数据进行全相位处理,再进行正交变换,从而有效提高了信号解调精度.通过实验表明,相对传统IQ正交算法,该算法能够降低信号非整周期采样以及奇异点对相位测量精度的影响,且计算复杂度低,运算速度快,能对相位差进行更为实时精确的测量.     

一种基于FPGA的微处理器系统

介绍了一种基于FPGA芯片的微处理器系统，阐述了系统的组成与设计原理，给出了主要的仿真结果，该系统用VHDL语言设计，具有多种指令，可实现四位操作数的各种运算，可用于片上系统的控制模块，充分展示了FPGA的强大功能和优越特性。     

一种基于FPGA的微处理器系统

介绍了一种基于FPGA芯片的微处理器系统 ,阐述了系统的组成与设计原理 ,给出了主要的仿真结果 .该系统用VHDL语言设计 ,具有多种指令 ,可实现四位操作数的各种运算 ,可用于片上系统的控制模块 ,充分展示了FPGA的强大功能和优越特性 .     

基于FPGA的串口通讯设计

串行通信接口是一种主要的通信接口.本文设计了一个串口数据采集和处理程序.详细介绍了系统各个模块的具体设计方法,使用了硬件描述语言Verilog HDL进行编程,并使用Modelsim对实验结果进行了仿真,验证了用FPGA实现串行通信的可行性.