CRC码的FPGA实现

介绍了循环冗余校验CRC算法原理和校验规则，分析了CRC校验码的具体计算过程，并以CRC-16为例，给出了使用硬件描述语言Verilog HDL来实现CRC-16的部分源程序，它既是校验码的生成器，也是待校验数据的校验器，对该例进行仿真并给出综合结果，最终可以在现场可编程门阵列（FPGA）上实现，其工作频率可达400MHz.     

循环冗余校验CRC的算法分析及其实现方法

循环冗余校验CRC(Cyclic Redundancy Check)是一种编码简单,且高效、可靠的差错控制方法,广泛应用于工业测控及数据通信领域。阐述用循环冗余校验码CRC进行差错控制的原理,并介绍使用硬件和软件两种方式实现CRC码的方法。     

通信网络中快速CRC算法的设计与实现

介绍循环冗余校验码的基本概念以及表驱动算法的原理与一般设计思想.给出了详细的算法设计,用VC++6.O在局域网上实现了该算法.循环冗余校验算法采用软件校验的方法,不需要设计另外的硬件电路,校验速度非常快,提高了计算机网络通信的速度和报文传输的准确性.     

在CRC校验中扩展缩短码的设计与性能分析

提出了扩展缩短码的概念，分析了扩展缩短码的最小距离、不可检错误概率等的性能，比较了扩展缩短码和原缩短码性能的优劣，给出了扩展缩短码的选择原则。仿真结果表明：扩展缩短码和原缩短码具有相同的规律，码长越短，性能越好；本原多项式生成的扩展缩短码的性能基本相同；本原多项式生成的扩展缩短码性能比非本原多项式生成的扩展缩短码性能好；非线性扩展缩短码的性能比线性扩展缩短码的性能好。扩展缩短码的优点在于冗余度不变，码率高，参数选择灵活。扩展缩短码已经成功地应用到通信设备中。     

PLI—CRC校验码在EoS封装技术中的实现

EoS（Ethernet over SDH）技术结合了SDH和以太网两者的优势,实现了以太网数据在SDH上传输。针对硬件资源优化及EoS系统中数据帧长PLI的CRC-16校验码算法特点,提出基于FPGA的改进实现方法,通过电路仿真与综合结果表明,该方法实现了对高速并行化数据传输的有效保护,在资源消耗、实现效率两方面都取得了较好效果。     

GPS数据通讯中CRC校验原理及其Verilog HDL语言实现

GPS数据通讯时,接收端对接收到的数据进行差错校验,再将得到的校验码和接收到的校验码比较,如果二者一致则认为传输正确,如果是指令则执行,否则予以拒绝。本文介绍了循环冗余码基本原理、GPS数据通讯中冗余校验,从校验原理入手,具体给出其逻辑电路和Verilog HDL语言实现。     

RFID系统数据传输中CRC算法的分析与实现

分析了基于ISO/IEC 18000-6协议的超高频(UHF)RFID系统数据传输中循环冗余校验(CRC)算法的原理和特点,在经典LFSR电路的基础上,采用按字节并行计算CRC校验码的方法,以CRC-CCITT生成多项式为例,用Verilog HDL语言设计实现了8位并行CRC-16电路.在Quartus Ⅱ8.0综合开发环境下进行时序仿真,并在FPGA芯片EP1C6Q240I7上测试验证,结果表明:所设计的电路在一个时钟周期内处理8位数据,符合协议规定,满足超高频RFID系统的通信速率要求.     

远程监控网中快速CRC算法设计及实现

针对监控现场电磁干扰严重、环境恶劣、安装条件复杂、数据通讯量大以及对数据处理的时实性要求苛刻等具体情况，根据循环冗余校验码（CRC）的基本原理，设计了表驱动算法实现循环冗余校验。该算法在中心处理机用Delph4.0宏汇编来实现，在前置端机则用MCS－51单片机汇编语言来实现，二者可相互移植。由于CRC的表驱动算法的软件实现，系统不需要设计另外的硬件电路，降低了成本，减小了设备安装尺寸，校验速度非常快，提高了远程监控网络的通讯速度和报文传输准确性。     

嵌入式系统CRC循环冗余校验算法设计研究

介绍了CRC循环冗余校验基本原理及生成多项式表示,分别研究了嵌入式系统CRC 8 Dallas/MaxiM与CRC 16 iBM生成多项式及其硬件描述.以Ds18B20器件的ROMiD/sCRatChpaD数据校验及MODBus总线网络数据帧校验为例,通过对生成多项式及硬件描述的分析研究得出了基本比特型校验算法设计,在数学推导的基础上得出了其改进的比特型校验算法及单字节、半字节查表校验算法.为获得更高的校验速度,提出了一种基于块及多表的校验算法,比较了几种校验算法的ROM空间占用与校验处理速度.所设计的CRC校验程序为嵌入式系统数据的可靠传输提供了重要保证     

数据校验的实现方法

给出了在计算机系统及计算机网络中普遍使用的两种数据校验既奇偶校验和循环冗余校验(CRC)的原理及软、硬件实现方法。     

基于FPGA的串口通讯设计

串行通信接口是一种主要的通信接口.本文设计了一个串口数据采集和处理程序.详细介绍了系统各个模块的具体设计方法,使用了硬件描述语言Verilog HDL进行编程,并使用Modelsim对实验结果进行了仿真,验证了用FPGA实现串行通信的可行性.     

基于Lorenz系统的离散分析与FPGA实现

以现场可编程门阵列(field-programmable gate array,FPGA)和IEEE754标准为基础,设计出能产生Lorenz混沌信号的数字电路. 首先,根据Euler法、Runge-Kutta法,分别将系统方程离散化. 然后,利用Verilog HDL语言编写程序,运用Xilinx软件、Modelsim软件将程序综合、编译、检测. 最终,将生成的bit文件烧录到FPGA中,通过示波器观测系统的混沌态与非混沌态. 对比论证不同算法的实现效果,得出二阶Runge-Kutta法是实现经典混沌系统的FPGA仿真的最优离散方法,为后续混沌信号在数字化领域的进一步发展提供参考和依据.     

基于FPGA的USB接口读写设计

介绍了一种用FPGA实现USB接口读写的设计方法.着重分析主循环,中断服务处理器和D12命令接口等几个结构模块的设计.在XilinxISE软件平台上,验证了读写模块的Verilog HDL语言代码.     

基于FPGA的HDLC协议控制器

为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC)原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现 HDLC协议帧的构成、解析模块及其内部的CRC码生成、检验模块的方法.在FPGA内部采用硬件描述语言(HDL)并行设计多通道的高级数据链路控制(HDLC)协议控制器,该协议控制器有效利用FPGA的片内硬件资源,实现了并行解析和生成多通道的HDLC协议报文,提高了数据通信系统中的多通道扩展性、实时性和稳定性.     

用Verilog HDL实现基于FPGA的通用分频器的设计

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。     

基于FPGA时域有限差分算法的设计与实现

以时域有限差分法的二维形式为例,用Verilog HDL语言加以实现.采用32位单精度浮点数进行加减法和乘法运算,以保证计算的精度.通过modelsim软件仿真,以Altera FPGA的硬件实现来确保设计的正确性.实验结果显示,基于FPGA的时域有限差分法硬件实现方法对提高速度效果明显,是提高算法性能的有效途径.     

EPCBC密码算法的FPGA优化实现研究

针对资源约束的智能卡加密需要小面积实现的问题,对EPCBC加密算法从硬件上实现面积优化进行了如下研究:1)相同运算只实现一次,主程序调用32次完成加密;2)对S盒变换和密钥变换使用同一寄存器,从而节省寄存器数量;3)把密文轮操作和密钥更新放在一个模块中。通过FPGA优化结果表明,EPCBC密码算法实现面积大幅度减小,优化率达到56%,同时加密运算性能也没有降低,从而为开发受资源约束的智能卡密码硬件提供可行方案。     

下变频器HSP50214B的FPGA实现

介绍了基于FPGA完成HSP50214B的下变频功能,此设计方案具有一定的灵活性。     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计。首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6．0进行仿真。