堆叠栅介质MOS器件栅极漏电流的计算模型

采用顺序隧穿理论和传输哈密顿方法并考虑沟道表面量子化效应,建立了高介电常数堆叠栅介质MOS器件栅极漏电流的顺序隧穿模型。利用该模型数值,研究了Si3N4/SiO2、Al2O3/SiO2、HfO2/SiO2和La2O3/SiO2四种堆叠栅介质结构MOS器件的栅极漏电流随栅极电压和等效氧化层厚度变化的关系。依据计算结果,讨论了堆叠栅介质MOS器件按比例缩小的前景。     

耦合双量子点中基态电子的隧穿特性

介绍了以Si/SiO2系统构成的量子异或门的工作原理,研究了耦合不对称双量子点所构成的量子比特的电子隧穿特性.研究结果表明,通过栅压可很好地实现控制电子在两个量子点间共振隧穿,其隧穿时间随势垒厚度和量子点尺寸结构参数发生显著的变化.目前模拟的特征变化曲线表明,可获得实验上理想的隧穿时间(工作频率)和相应的栅压(工作电压).     

耦合双量子点中基态电子的隧穿特性

介绍了以Si/SiO2系统构成的量子异或门的工作原理,研究了耦合不对称双量子点所构成的量子比特的电子隧穿特性.研究结果表明,通过栅压可很好地实现控制电子在两个量子点间共振隧穿,其隧穿时间随势垒厚度和量子点尺寸结构参数发生显著的变化.目前模拟的特征变化曲线表明,可获得实验上理想的隧穿时间(工作频率)和相应的栅压(工作电压).     

金属/SiO2/Si基Bi4Ti3O12铁电薄膜的J-V特性

采用sol-gel方法在Pt/Ti/SiO2/Si衬底上制备了Bi4Ti3O12铁电薄膜。测试了其在直流电场下流过铁电薄膜的漏导电流J-V特性。测量结果显示正向漏电流明显小于负向漏电流。并讨论了金属–铁电薄膜所形成的整流接触特性,以及金属/SiO2/Si基Bi4Ti3O12铁电薄膜系统在不同电压范围(0~±6V)的导电机制。     

自组装Si量子点阵中室温共振隧穿及微分负阻特性

报道了自组装Si量子点(Si-QDs)阵列在室温下的共振隧穿及其微分负阻特性.在等离子增强化学气相沉淀系统中,采用layer-by-layer的淀积技术和原位等离子体氧化方法制备了Al/SiO2/Si-QDs/SiO2/Substrate双势垒结构.通过原子力显微镜和透射电子显微镜检测,证实所获得的Si-QDs阵列中Si量子点平均尺寸为6nm,并具有较好的尺寸均匀性(小于10%).在对样品的室温I-V和C-V特性的测量中,直接观测到由于Si量子点中分立能级而引起的共振隧穿和充电效应:I-V特性表现出显著的"微分负阻特性(NDR)";而CV特性中也同样观测到位置相对应、结构相似的峰结构,从而证实了I-V和C-V特性中的峰结构都同样来源于电子与Si量子点阵列中分离能级之间的共振隧穿和充电过程.进一步研究发现,Si量子点阵列中共振隧穿和NDR特性所特有"扫描方向"和"速率"依赖性及其机制,与量子阱的情况有所不同.通过所建立的主方程数值模型,成功地解释并重复了Si量子点阵中共振隧穿所特有的输运特性.     

自组装Si量子点阵中室温共振隧穿及微分负阻特性

报道了自组装Si量子点(Si-QDs)阵列在室温下的共振隧穿及其微分负阻特性.在等离子增强化学气相沉淀系统中,采用layer-by-layer的淀积技术和原位等离子体氧化方法制备了Al/SiO2/Si-QDs/SiO2/Substrate双势垒结构.通过原子力显微镜和透射电子显微镜检测,证实所获得的Si-QDs阵列中Si量子点平均尺寸为6nm,并具有较好的尺寸均匀性(小于10%).在对样品的室温I-V和C-V特性的测量中,直接观测到由于Si量子点中分立能级而引起的共振隧穿和充电效应:I-V特性表现出显著的"微分负阻特性(NDR)";而CV特性中也同样观测到位置相对应、结构相似的峰结构,从而证实了I-V和C-V特性中的峰结构都同样来源于电子与Si量子点阵列中分离能级之间的共振隧穿和充电过程.进一步研究发现,Si量子点阵列中共振隧穿和NDR特性所特有"扫描方向"和"速率"依赖性及其机制,与量子阱的情况有所不同.通过所建立的主方程数值模型,成功地解释并重复了Si量子点阵中共振隧穿所特有的输运特性.     

自组装Si量子点阵中室温共振隧穿及微分负阻特性

报道了自组装Si量子点（Si-QDs）阵列在室温下的共振隧穿及其微分负阻特性. 在等离子增强化学气相沉淀系统中,采用layer-by-layer的淀积技术和原位等离子体氧化方法制备了Al/SiO2/Si-QDs/SiO2/Substrate双势垒结构. 通过原子力显微镜和透射电子显微镜检测,证实所获得的Si-QDs阵列中Si量子点平均尺寸为6nm,并具有较好的尺寸均匀性（小于10%). 在对样品的室温I-V和C-V特性的测量中,直接观测到由于Si量子点中分立能级而引起的共振隧穿和充电效应：I-V特性表现出显著的“微分负阻特性(NDR)" ;而C-V特性中也同样观测到位置相对应、结构相似的峰结构,从而证实了I-V和C-V特性中的峰结构都同样来源于电子与Si量子点阵列中分离能级之间的共振隧穿和充电过程. 进一步研究发现,Si量子点阵列中共振隧穿和NDR特性所特有“扫描方向”和“速率”依赖性及其机制,与量子阱的情况有所不同. 通过所建立的主方程数值模型,成功地解释并重复了Si量子点阵中共振隧穿所特有的输运特性.     

Au/(Si/SiO2)/p-Si薄膜中电流及电致发光机制的分析

用射频磁控溅射法制备了具有Au／（Si／SiO2）／pSi结构的样品,利用I-V特性曲线和电致发光（EL）谱对载流子的输运及复合发光过程进行了研究,用位形坐标理论模型分析的结果表明,在SiO2薄膜中存在2个由于缺陷而形成的发光中心,Au膜中的电子和p型Si中的空穴在较高的电场下以Fowler-Nordheim（F-N）隧穿方式进入SiO2薄膜,并通过其中的缺陷中心复合而发光。     

SiO2膜的薄层化对自组织生长Si纳米量子点发光特性的影响

采用低压化学气相沉积方法,依靠纯SiH4气体的热分解反应,在SiO2表面上自组织生长了Si纳米量子点.实验研究了SiO2膜的薄层化对Si纳米量子点光致发光特性的影响.结果表明,当SiO2膜厚度减薄至6nm以下时,Si纳米量子点中的光生载流子会量子隧穿超薄SiO2层,并逃逸到单晶Si衬底中去,从而减少了光生载流子通过SiO2/Si纳米量子点界面区域内发光中心的辐射复合效率,致使光致发光强度明显减弱.测试温度的变化对Si纳米量子点光致发光特性的影响,则源自于光生载流子通过SiO2/Si纳米量子点界面区域附近非发光中心的非辐射复合所产生的贡献.     

SiO2膜的薄层化对自组织生长Si纳米量子点发光特性的影响

采用低压化学气相沉积方法,依靠纯SiH4气体的热分解反应,在SiO2表面上自组织生长了Si纳米量子点.实验研究了SiO2膜的薄层化对Si纳米量子点光致发光特性的影响.结果表明,当SiO2膜厚度减薄至6nm以下时,Si纳米量子点中的光生载流子会量子隧穿超薄SiO2层,并逃逸到单晶Si衬底中去,从而减少了光生载流子通过SiO2/Si纳米量子点界面区域内发光中心的辐射复合效率,致使光致发光强度明显减弱.测试温度的变化对Si纳米量子点光致发光特性的影响,则源自于光生载流子通过SiO2/Si纳米量子点界面区域附近非发光中心的非辐射复合所产生的贡献.     

硅、锗和氩离子注入富硅二氧化硅的电致发光

将Si、Ge和Ar三种离子注入到磁控溅射制备的富硅二氧化硅和热生长的二氧化硅中,在N2气氛中,作550、650、750、850、950和1050℃退火后,进行电致发光研究.对比样品为退火条件相同的未经注入的上述两种二氧化硅.对于离子注入情况,只观察到Au/1050℃退火的离子注入的富硅二氧化硅/p-Si的电致发光.低于1050℃退火的离子注入富硅二氧化硅和上述各种温度下退火的热生长二氧化硅,无论离子注入与否,都未观察到电致发光.Au/未注入富硅二氧化硅/p-Si的电致发光光谱在1.8eV处出现主峰,在2.4eV处还有一肩峰.在Au/Si注入富硅二氧化硅/p-Si的电致发光谱中,上述两峰的     

在SiO2中掺Al对Au/纳米(SiO2/Si/SiO2)/p-Si 结构电致发光的影响

利用射频磁控溅射方法,制成纳米SiO2层厚度一定而纳米Si层厚度不同的纳米(SiO2/Si/SiO2)/p-Si结构和纳米(SiO2∶Al/Si/SiO2∶Al)/p-Si结构,用磁控溅射制备纳米SiO2∶Al时所用的SiO2/Al复合靶中的Al的面积百分比为1%．上述两种结构中Si层厚度均为1—3nm,间隔为0.2nm．为了对比研究,还制备了Si层厚度为零的样品．这两种结构在900℃氮气下退火30min,正面蒸半透明Au膜,背面蒸Al作欧姆接触后,都在正向偏置下观察到电致发光（EL）．在一定的正向偏置下,EL强度和峰位以及电流都随Si层厚度的增加而同步振荡,位相相同．但掺Al结构的发光强度普遍比不掺Al结构强．另外,这两种结构的EL具体振荡特性有明显不同．对这两种结构的电致发光的物理机制和SiO2中掺Al的作用进行了分析和讨论．     

衬底负偏压及溅射功率对SiO_2/Cu薄膜形貌的影响

采用射频磁控溅射镀膜技术,分别以不同的衬底负偏压和射频溅射功率下在p型Si(100)基片上制备了SiO2/Cu薄膜。用原子力显微镜(AFM)对薄膜的表面形貌进行扫描分析,实验结果表明,衬底负偏压和射频溅射功率对SiO2/Cu薄膜的表面形貌都有显著的影响。衬底负偏压在0～15 V内,薄膜表面颗粒尺寸和均方根粗糙度都随着衬底负偏压的增大呈减小的趋势,而溅射功率在100～200 W内,薄膜表面颗粒尺寸和均方根粗糙度都随溅射功率的升高呈增大的趋势。成膜初期是层状生长模式,后期为岛状生长模式,整个成膜过程是典型的层岛生长模式。     

Growth of Si and Ge nanostructures on Si substrates using ultrathin SiO/sub 2/ technology

Using scanning reflection electron microscopy and a high-temperature scanning tunneling microscopy (STM), we study the growth processes of Si and Ge nanostructures on Si substrates covered with ultrathin SiO/sub 2/ films. Si windows are formed in the ultrathin SiO/sub 2/ films by irradiating focused electron beams used for SREM or field emission electron beams from STM tips before or during heating samples. Ge nanoislands are grown only at the Si window positions by depositing Ge on the samples and by subsequent annealing of them. Moreover, Ge nanoislands about 7 nm in size and ultrahigh density (>10/sup 12//cm/sup 2/) are grown on the ultrathin SiO/sub 2/ films. These nanoislands can be manipulated by STM when they are separated from Si substrates by the ultrathin SiO/sub 2/ films. Si, Ge, Ge/Si and Si/Ge/Si nanoislands can also be grown on the Si windows by selective growth using Si/sub 2/H/sub 6/ and GeH/sub 4/ gases. These nanoislands are found to be stable on the Si windows during high-temperature annealing. These results indicate that ultrathin SiO/sub 2/ technology is useful for growing Si and Ge nanostructures on given areas.     

Effect of the composition on the electrical properties of TaSi/sub x/N/sub y/ metal gate electrodes

In this letter, the effect of silicon and nitrogen on the electrical properties of TaSi/sub x/N/sub y/ gate electrode were investigated. The TaSi/sub x/N/sub y/ films were deposited on SiO/sub 2/ using reactive cosputtering of Ta and Si target in Ar and N/sub 2/ ambient. The thermal stability of TaSi/sub x/N/sub y//SiO/sub 2//p-type Si stacks was evaluated by measuring the flatband voltage and equivalent oxide thickness at 400/spl deg/C and 900/spl deg/C in Ar. It was found that under high temperature anneals, Si-rich TaSi/sub x/N/sub y/ films increased and this was attributed to the formation of a reaction layer at the electrode-dielectric interface. Reducing the Si content alone did not prevent the formation of this reaction layer while removing Si completely by utilizing TaN resulted in work functions that were too high. The presence of both Si and N was deemed necessary and their content was critical in obtaining optimized TaSi/sub x/N/sub y/ gates that are suitable for NMOS devices.     

SiO_2:Er和Si_xO_2:Er薄膜室温Er~(3+)1.54μm波长的电致发光

在 n+ -Si衬底上用磁控溅射淀积掺 Er氧化硅 (Si O2 :Er)薄膜和掺 Er富硅氧化硅 (Six O2 :Er,x>1 )薄膜 ,薄膜经适当温度退火后 ,蒸上电极 ,形成发光二极管 (LED)。室温下在大于 4V反偏电压下发射了来自 Er3+的 1 .5 4μm波长的红外光。测量了由 Si O2 :Er/n+ -Si样品和 Six O2 :Er/n+ -Si样品分别制成的两种 LED,其 Er3+1 .5 4μm波长的电致发光峰强度 ,后者明显比前者强。还发现电致发光强度与 Si O2 :Er/n+ -Si样品和 Six O2 :Er/n+ -Si样品的退火温度有一定依赖关系     

LiNbO_3/SiO_2/Si薄膜的蓝光发射

采用射频磁控溅射方法制备了LiNbO3/SiO2／Si薄膜。通过X射线衍射（XRD）、电感耦合等离子体质谱（ICP-MS）和傅立叶变换红外吸收光谱（FT-IR）对薄膜的物相、晶体取向和成分进行了表征。采用荧光分光光度计研究了LiNbO3／SiO2／Si薄膜的光致发光。研究结果表明：在280nm激发光的激发下,LiNbO3／SiO2／Si薄膜在室温下发射470nm的蓝光,来源于LiNbO3薄膜与SiO2层界面处白捕获激子的辐射复合,发现在SiO2／Si薄膜上生长LiNbO3薄膜调制SiO2／Si薄膜的发光机制。     

Properties of Be-implanted planar GaAs p-n junctions

The fabrication and characteristics of planar junctions in GaAs formed by Be ion implantation are discussed. The critical processing step is shown to be the use of a carefully deposited oxygen-free Si/SUB 3/N/SUB 4/ encapsulation during post-implantation annealing. Forward and reverse characteristics are presented for Be-implanted junctions formed by encapsulating with SiO/SUB 2/, Si/SUB x/O/SUB y/N/SUB z/, or Si/SUB 3/N/SUB 4/ layers prior to annealing at 900/spl deg/C. Junctions which exhibit leakage current density of ~2/spl times/10/SUP -7/ A/cm/SUP 2/ at 80 V reverse bias and breakdown voltage >200 V have been fabricated using RF-plasma deposited Si/SUB 3/N/SUB 4/ layers as the encapsulant.     

Structural and electrical investigation of BLT films deposited at different times using electron beam evaporation technique

Thin films Bi4Ti3O12 (BLT) were deposited using electron beam evaporation on silicon substrate at several times, also on AlN/Si and SiO2/Si substrates. Thin films morphology and thickness were measured via scanning electron microscopy (SEM). The crystallography was studied using X-ray diffraction (XRD) technique for films which have a (0010) preferred orientation in all substrate types. The capacitance values were contingent on frequency value in C-V measurement. The ferroelectric characterization was investigated for BLT film deposited on isolator layer (SiO2 or AlN) for Al/Bi4Ti3O12/SiO2/Si devices. Memory effect value varied from 1 V to 3 V depending on the thin films isolator on substrate.     

Si/SiO_2系统电荷对高阻硅基CPW传输损耗的影响

通过高频C-V测试得到实验制备的共平面波导(CPW)下方的Si/SiO2系统电荷主要表现为正电荷,其密度约为4.8×1010/cm2。三种不同衬底上50Ω共平面波导分别为直接制备于高阻硅上、高阻硅氧化层上、去除信号线与地线间的高阻硅氧化层上。20GHz时,测得上述三种CPW的微波传输损耗分别为-0.88dB、-2.50dB及-1.06dB,因此去除线间氧化层使得传输线损耗降低了1.44dB。此外还测试了高阻硅氧化层和除去线间氧化层的高阻硅氧化层上的两种CPW的传输损耗随外加偏压的变化。