嵌入式处理器中SDRAM控制器的指令FIFO设计及优化

本文提出了SDRAM预取FIFO的设计，充分利用SDRAM的流水特性，提高无Cache嵌入式处理器性能。通过软件指令静态分析和软件模拟两种分析方法，评估预取逻辑的深度，得到最优化的设计。基于Drystone基准程序的测试表明，本文提出的指令FIFO可以将处理器的性能提高约50％。     

面向低功耗优化设计的系统级功耗模型研究

随着嵌入式系统应用的普及,低功耗设计成为系统设计中的关键问题之一.本文提出了一个两层构架的系统级功耗模型,包括微体系结构层模型和体系结构层模型.微体系结构模型支持系统级硬件结构设计优化,体系结构模型则针对编译器的软件设计优化.微结构模型以部件的结构信息特征为依据,指令级模型以微结构模型为基础.试验证明,该模型可以满足嵌入式系统的高层设计要求.     

嵌入式系统低功耗设计研究与实现

随着科技的不断进步,嵌入式系统性能得到了很大的提高,系统模块更加强大,处理速度更加快速,不过在耗能方面还是有待提高,目前,功耗问题是困扰嵌入式系统更好发展的主要因素。嵌入式系统主要包括软件设计以及硬件设计。为了降低功耗,就需要对这中设计方法进行深入研究,解决存在的不足。本文根据实际情况,结合经验,对嵌入式系统的低功耗问题进行了分析,并对嵌入式系统的硬件设计以及软件设计提出了一些切实有效的措施,有利于更好的解决嵌入式系统的功耗问题。     

一种低功耗Cache设计技术的研究

低功耗、高性能的cache系统设计是嵌入式DSP芯片设计的关键。本文在多媒体处理DSP芯片MD32的设计实践中，提出一种利用读／写缓冲器作为零级cache，减少对数据、指令cache的读／写次数，由于缓冲器读取功耗远远小于片上cache，从而减小cache相关功耗的方法。通过多种多媒体处理测试程序的验证，该技术可减少对指令cache或者数据cache20％～40％的读取次数，以较小芯片面积的增加换取了较大的功耗降低。     

基于软件模型的SDRAM指令FIFO的性能评估

针对SDRAM的读写操作具有一定的流水特性,“Garfield”的EMI(外部存储接口)设计中加入了指令缓冲(先入先出,FIFO),充分利用SDRAM的Burst模式．在处理器进行指令预取时,减少指令读取的平均等待时间。但这种方法的关键问题在于．如何选择恰当的指令缓冲深度．从而最大可能地提高整个芯片的执行效率。本文提出了一种基于软件模型来评估。首先介绍了为什么要在基于ARM7TDMI的外部存储器接口中插入指令FIFO,及如何通过软件建模的方法,用指令集模拟器和存储子系统模型模拟真实硬件环境。然后探讨了采用什么标准去评估指令执行效率的提高,最后通过实验数据得到对SDRAM指令FIFO的性能的评估。     

适用于异步徽处理器的16位自定时ALU

针对嵌入式微处理设计中提出的高性能,低功耗的要求,提出了一种面向异步微处理器的由动态电压级联逻辑电路（DCVS）构成的16位自定量ALU。在综合考虑面积、速度、功耗及指令的统计分布情况下,该ALU具有优异的性能。     

基于FPGA视频和图像处理系统的FIFO缓存技术

通过研究视频图像处理和视频图像帧格式以及FIFO缓存技术,提出了基于FPGA的视频图像处理系统设计。该设计运用帧间差分法、同步FIFO缓存设计,有效避免了图像处理系统设计中亚稳态和异步信号处理等时序性难题,实现了视频图像序列的动态目标检测系统设计。ChipScope在线逻辑分析结果表明,所设计的系统具有实时的视频图像处理性能,与基于外接存储器缓存的系统设计相比较,稳定性更高,实时性更好,功耗更低。     

基于分支执行历史的循环缓冲低功耗方法

针对嵌入式处理器中指令Cache功耗显著的特点,提出了一种基于分支执行历史的循环缓冲低功耗方法.利用分支指令当前信息与分支执行历史信息之间的关系,实现了应用程序中循环的动态检测与加载.通过对取指通道的精确控制,该方法能够过滤大部分不必要的指令Cache访问,有效降低了指令Cache的功耗.在SuperV_EF01DSP上的实验结果表明,采用该方法后,在处理器性能没有损失的情况下,指令Cache功耗平均降低32.58%,面积仅增加8.31%.     

嵌入式系统及模型化开发技术研究

随着电子技术的发展,嵌入式产品的丰富,消费者对嵌入式产品的功耗、性能、稳定性和安全性等方面提出了更高的要求,为了进一步缩短新产品的开发周期,减轻开发难度,提出基于Vx Works系统与Matlab/Simulink仿真工具的嵌入式系统软件平台,利用PCI总线与TMS320F2812控制的嵌入式接口箱相连,扩展了开发平台的接口,并可自动生成嵌入式C代码以及自定义模块封装。最后,利用搭建的嵌入式开发平台设计了避雷器监测系统校验平台,进一步证明了嵌入式开发平台的稳定性和可靠性,并利用模型化开发技术加快了嵌入式系统的开发速度。     

基于Load重用的低功耗数据Cache设计

针对嵌入式处理器中数据Cache功耗显著的特点,提出了一种基于Load重用的低功耗数据Cache设计方法.通过保存Load指令从数据Cache中取回的数据,实现了随后Load指令对该数据的重新使用,从而减少了数据Cache的访问次数,有效降低了数据Cache的功耗.在SuperV_EF01DSP上的实验结果显示,采用该方法后,在处理器性能没有损失的情况下,数据Cache功耗平均降低29.48%,面积仅增加0.64%.     

Characterization of Single-Electron Tunneling Transistors for Designing Low-Power Embedded Systems

Minimizing power consumption is vitally important in embedded system design; power consumption determines battery lifespan. Ultra-low-power designs may even permit embedded systems to operate without batteries by scavenging energy from the environment. Moreover, managing power dissipation is now a key factor in integrated circuit packaging and cooling. As a result, embedded system price, size, weight, and reliability are all strongly dependent on power dissipation. Recent developments in nanoscale devices open new alternatives for low-power embedded system design. Among these, single-electron tunneling transistors (SETs) hold the promise of achieving the lowest power consumption. Unfortunately, most analysis of SETs has focused on single devices instead of architectures, making it difficult to determine whether they are appropriate for low-power embedded systems. Evaluating the use of SETs in large-scale digital systems requires novel architectural and circuit design. SET-based design imposes numerous challenges resulting from low driving strength, relatively large static power consumption, and the presence of reliability problems resulting from random background charge effects. We propose a fault-tolerant, hybrid SET/CMOS, reconfigurable architecture, named IceFlex, that can be tailored to specific requirements and allows tradeoffs among power consumption, performance requirements, operation temperature, fabrication cost, and reliability. Using IceFlex as a testbed, we characterize the benefits and limitations of SETs in embedded system designs. In particular, we focus on the use of SETs in room-temperature ultra-low-power embedded systems such as wireless sensor network nodes. We also consider high-performance applications such as multimedia consumer electronics. We see this work as a first step in determining the potential of ultra-low-power embedded system design using SETs.     

基于ARM的嵌入式计算机系统的低功耗设计与实现

嵌入式计算机系统被广泛应用于便携式和移动性较强的产品中,而这些产品的低功耗设计的目标是在满足用户对性能需求的前提下,尽可能降低系统的能耗,延长设备的待机时间[1].基于ARM处理器的嵌入式计算机系统主要通过低功耗微处理器选择、接口驱动电路的设计、电源供给电路设计、动态电源管理等来实现系统的低功耗.该系统已经在产品应用,系统性能稳定,功耗很小.     

基于电源管理技术降低嵌入式系统功耗的研究

嵌入式处理器产品既要求提高其性能又要求降低功耗,这是互相矛盾的两个方面。但是,高性能处理必须增加计算复杂度并加快时钟速率,如果采用权宜之计的节省功耗设计方案,是很难实现的。介绍利用B lackfin数字信号处理器系列产品固有的动态电源管理方法来管理功耗,以便在具体的嵌入式应用中优化性能与功耗的关系,较好地解决降低嵌入式系统功耗问题。     

基于ARM+FPGA的影像交互与显示系统设计

为促进航空测绘信息获取的数字化、一体化、实时化,本文利用FPGA(Field-Programmable Gate Array,即现场可编程门阵列)并行处理的优势结合ARM处理器低功耗高性能的特点,基于ARM+FPGA的双核硬件架构实现了影像的交互与显示。该系统以Linux操作系统为软件开发平台,以ARM11嵌入式处理器为硬件核心、FPGA作为协处理器,采用FPGA片内FIFO(First Input First Output,即先进先出存储器)作为ARM处理器与FPGA之间的高速通信桥梁,针对Linux 2.6.36内核完成了对FPGA设备的驱动设计,并基于Qt图形用户界面实现了影像的实时显示。测试结果表明,ARM处理器与FPGA之间能够实现VGA(640×480)图像的高速交互,帧率可达26帧/s,最大传输带宽为182Mbps。该系统不仅体积小、功耗低、成本低,而且稳定性好、功能强,能够满足航空遥感摄影系统的实时性要求。     

一种MLS地面静态标校测角接收机的设计与实现

从嵌入式系统高性能、低功耗、低成本特点出发，结合嵌入式 MLS 测角接收机的设计理念，开展了基于 ARM 微处理器的 MLS 测角接收机研制，详细介绍了硬件电路设计、信号处理软件设计和交互界面设计。测试表明，研制的 MLS 测角接收机功能、性能满足设计要求。     

一种可配置Nand-Flash控制器的设计

Nand Flash以其优越的性能及更大的容量，在数码产品中得到广泛应用。在嵌入式SoC中集成Nand Flash控制器已成为一种趋势。介绍了一种可配置低功耗的Nand—Flash控制器的设计，兼容各大厂家的Flash芯片。支持8bit和16bit的数据口，内部具有可配置的FIFO自动时钟控制。在80MHz频率下，该设计的数据传输率可达到Nand Flash能承受的最大值，占用CPU资源少，满足了实际应用的设计要求。该设计已通过仿真和芯片验证测试。     

GALDS: a complete framework for designing multiclock ASICs and SoCs

A Globally Asynchronous, Locally Synchronous (GALS) system with dynamic voltage and frequency scaling can use the slowest frequency possible to accomplish a task with minimal power consumption. With the mechanism for implementing dynamic voltage scaling at each synchronous domain left up to the designer, our Globally Asynchronous, Locally Dynamic System (GALDS) provides a top-down, system-level means to maximize power reduction in an integrated circuit and facilitate system-on-a-chip (SoC) design. Our solution includes three distinct components: a novel bidirectional asynchronous FIFO to communicate between independently clocked synchronous blocks , an all-digital dynamic clock generator to quickly and glitchlessly switch between frequencies and a digitally controlled oscillator to generate the global fixed frequency clocks required by the all-digital dynamic clock generator. In addition to being capable of reducing power consumption when combined with dynamic voltage scaling, a GALDS design benefits from numerous other advantages such as simplified clock distribution, high performance operation and faster time-to-market through the modular nature of the architecture.     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。