11.8GHz低相噪频率源的设计

针对汽车防撞雷达系统,设计了11.8GHz低相噪频率源.在对锁相环技术研究的基础上,分析相位噪声达到要求指标的可行性,并介绍鉴相器电路、压控振荡器电路以及环路滤波器电路的设计.测试结果表明该输出频率为11.8GHz的频率源获得很好的相位噪声性能,实现1kHz处相位噪声指标优于-90dBc/Hz,并且其他指标均达到要求.11.8GHz低相噪频率源能提高汽车防撞雷达系统的性能.     

DLL在FPGA时钟设计中的应用

在ISE集成开发环境中 ,用硬件描述语言对FPGA的内部资源DLL等直接例化 ,实现其消除时钟的相位偏差、倍频和分频的功能。时钟电路是FPGA开发板设计中的重要组成部分 ,若超过 5 0MHz就要考虑传输线和信号的完整性问题 ,利用DLL实现外部时钟的片内管理 ,可简化外部时钟电路和PCB板的设计。     

一种基于DDS的四阶锁相环设计

基于高分辨率DDS设计出一种超窄带高阶锁相环。该四阶锁相环由数字低噪声鉴频鉴相器、三阶二类环路滤波器、椭圆低通滤波器、14比特高分辨率DDS和1GHz超低相噪VCO构成。锁相环采用CPU控制补偿的方法以获取更快的锁定时间、更低的输出参考相位噪声和更大的相位裕度。电路可用于高精度时钟参考和基带时钟恢复等复杂系统中。     

电荷泵型集成锁相源的设计

本文以集成频率合成器LMX2312U作为核心芯片,介绍了一种射频频段电荷泵型锁相源的设计方案.分析了方案的具体实现,给出了基于LMX2312U的二阶环路滤波器的设计,最后给出相噪的测试结果.     

基于 FPGA的G PS同步时钟系统设计

结合恒温晶振时钟无随机误差和GPS秒信号无累计误差的特点,采用GPS测量监控技术,对高精度晶体振荡器的输出频率进行精密测量和校正后作为系统时钟,通过相位同步算法使FPGA的输出PPS信号与GPS的PPS信号同步。系统中使用Nios II＋Verilog HDL设计了高分辨率的时间测量和快速校准时钟同步单元,缩短了频率校准和同步时间。实验结果表明：系统同步精度较高、结构简单,并成功地应用于电磁勘探数据采集系统中。     

一种E1时钟数据恢复电路的设计

针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Filter,DLF)和DCO集成到一个模块,从而实现一种E1时钟数据恢复(Clock Data Re-covery,CDR)电路。经过对比可知,新方案比传统ADPLL实现方案的电路集成度更高。理论分析显示,新方案电路性能可靠。     

一种用于E1误码仪的时钟提取电路的设计

给出了一种用于E1误码仪中时钟提取电路的实现方案;对电路的性能进行了讨论、分析;采用硬件描述语言实现和验证,结果符合ITU-T的相关要求。     

用于频率综合的电荷泵锁相环电路设计

在阐述了锁相环频率综合的工作原理、分析和设计方法的基础上,结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。采用安捷伦公司的ADS软件对锁相环进行了系统设计及仿真,并采用Cadence公司的Spectre-RF系列软件进行了锁相环具体电路设计和仿真。采用该方案设计的锁相环输出频率范围18.15 23 GHz,相位噪声-90 dBc/Hz,锁定时间小于5μs。     

高频快速锁相源设计

无线通讯中高性能频率源具有重要的作用,在雷达、通信设备、电子侦察的构成中占据核心地位,本文提出的锁相环频率合成器具有很多优点,比较突出的表现为信号频率高、功耗小、体积不大、具有很高的频率变化速度。锁相环频率合成器这一装置的主要用途就是对相位锁定。跳频源的设计主要依靠锁相技术来完成,主要采取ADF4112复合D/A转换器MAX538的模式。其输出频率基本满足7.8~8.6GHz左右连续可调,进而在更大范围内实现了锁相环路输出频率的可调性,为扩频通信领域关于源设计提供了有益借鉴。     

1GSPS高速数据采集时钟系统的设计

利用FPGA内部的锁相环进行1GSPS数据采集时钟系统的设计,提出了一种分相多路时钟的设计方法,并对设计方案进行仿真分析.设计方案合理利用可编程逻辑器件的内部资源,在不增加系统硬件成本的前提下,可以将设计方案灵活组态为双通道500MHz、4通道250MHz或8通道125MHz采样率的数据采集时钟系统.该时钟系统实现了外部时钟的片内管理,简化外部时钟电路和PCB电路板的设计.该项技术已成功应用到1GSPS数据采集系统中.     

一种10.5GHz无线接入射频系统频率合成器的设计

文章较详细介绍了一种10.5GHz宽带无线接入射频系统频率合成器的设计,该合成器采用了温补晶振、介质振荡器和数字锁相相结合的方案,最大限度减少了射频滤波器和放大器的使用,相噪得到合理优化,特别是环路简洁、可靠性高、环境适应性强。     

基于FPGA的全数字锁相环电路的设计

为了协调锁相环锁定时间与环路同步误差之间的矛盾,设计了一种基于自动变模控制的全数字锁相环电路,主要有四部分构成：异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。其中自动变模控制模块实时控制可逆计数器的模值,当输入信号和本地参考信号的相位差较大时,降低KMode值,增大步进校正量,缩短捕获时间;当相位差较小时,增大KMode值,使捕获过程变慢,即延长锁定时间,提高捕获精度。采用VerilogHDL语言对各模块功能进行描述,利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图,运用Quartus II软件进行功能仿真和综合,并将程序下载到FPGA芯片上验证环路功能,结果证明此环路能够实现相位锁定。     

基于ADF4350锁相频率合成器的设计与实现

为了在天线接收机中产生精准的本振频率,以10 MHz的晶振作为ADF4350锁相频率合成器的输入信号,并以单片机控制ADF4350的本振作为输出信号。运用仿真软件ADF435X,计算得出ADF4350芯片输出2.422GHz时的6位寄存器的数值,并使用ADIsimPLL3.41软件仿真得出ADF4350的外围环路滤波器的电阻值、电容值和相位噪声值。硬件电路测试结果表明,ADF4350输出频率为2.422GHz,相位噪声可以达到低相噪模式。     

基于ADF4113的锁相环频率合成PLL模块设计

介绍锁相环频率合成技术及特点。结合ADF4113芯片,设计PLL模块及滤波器,并对其进行仿真,相关的环路参数与算法计算结果基本相仿。锁相环频率合成PLL模块研究,对频率合成设计具有现实意义。     

基于FPGA的一种数码录音设计和实现

数码录音机具有体积小、音质佳、存储容量大、耗电量小、处理简单等优点.本文介绍了一种数码录音设计方法,这个数码录音机采用FPGA作为逻辑控制核心,用FLASH作为存储介质,有自动增益电路和功率放大电路设计,采样频率大于50KHz.     

Ka波段低相噪锁相频率合成源的研制

本文介绍了依据小型化、低相位噪声原则设计的毫米波锁相频率合成源。在实现方案中,采用微波锁相倍频至毫米波的方法。该频率合成源通过选用高性能的微波脉冲取样锁相源与数字锁相频率合成源相结合的方法,使研制成功的毫米波频率合成源具有体积小、相位噪声低、跳频时间快、可靠性好等特点,可适应于机载、弹载及毫米波通信领域。     

基于FPGA的基带信号误码测试仪的设计与实现

设计了一种用于测量基带传输信号的误码测试仪,在阐述了主要模块的工作原理的同时,提出了一种积分鉴相同步时钟的提取方法,从而使误码测量精度也得以提高。     

一种集成占空比校准的低杂散参考时钟倍频器

为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环...     

FPGA的超声相控阵系统接收波形合成结构

为了解决在超声相控阵系统设计中,接收波形合成需要将各阵列阵元接收到的信号进行相干叠加的问题,提出了一种能够实现1 ns延迟分辨率的数字接收波形合成设计.该设计采用锁相环(PLL)的相移技术首先产生6个周期为6 ns、相位差为1 ns的时钟信号.根据焦点的不同,6个时钟信号被选择作为异步采样时钟.采样数据同步后进行叠加,得到数字超声合成波形.波形合成硬件除A/D转换器外都集成在FPGA芯片内部.FPGA芯片在接收波形中的应用使得编程灵活和体积减小,得到了非常低廉的设计.完成了该设计的仿真实验并给出了实验数据.实验结果表明:该设计能够稳定和精确的实现1 ns分辨率的接收波形合成.     

一种基于FPGA的硬件神经网络设计方法

在FPGA硬件神经网络设计中激活函数的实现和数据表示方式是两个难点。本文提出了用非线性函数和21位定点法相结合来实现激活函数的逼近算法,采用源码定点表示法实现数据的硬件表示,明显减少了FPGA的资源占用,降低了激活函数逼近算法的复杂性和实现难度,最后,给出实际FPGA硬件神经网络设计实例并进行了仿真验证。