56 Gbit/s PAM4 CMOS光接收机前端电路设计

基于65 nm CMOS工艺设计了一种56 Gbit/s PAM4光接收机前端放大电路.前级为差分形式的跨阻放大器,采用共栅前馈型结构降低输入阻抗,并在输入端串联电感,有效提高了跨阻放大器的带宽和灵敏度.后级放大器采用具有线性增益控制的多级级联可变增益放大器,实现对输出摆幅的自动控制.输出缓冲器采用源极退化技术来拓展带...     

一种基于40 nm CMOS工艺的40 Gbit/s低噪声跨阻放大器

采用40 nm CMOS工艺,设计了一个工作在40 Gbit/s数据速率的高速低噪声跨阻放大器(TIA)。为了同时兼顾噪声和带宽性能,创造性提出了一种多级串联跨阻放大器结构。输入级采用基于反相器结构的伪差分跨阻放大器,通过增加反馈电阻来减小输入电流噪声,第二级的前向运放用来抑制后级均衡器的噪声,第三级用连续时间线性均衡器(CTLE)对前级不足的带宽进行补偿,后面的三级限幅放大器(LA)对电压信号进一步放大。限幅放大器利用并联电感峰化技术和负跨导技术来提高带宽和增益。最终,信号由输出驱动器(OD)输出到片外,输出驱动器采用T-COIL技术。仿真结果表明,整条链路可以实现84 dBΩ和63 dBΩ的跨阻增益,带宽分别为31 GHz和34 GHz,输入电流积分噪声(rms)为1.75 μA。     

基于InGaP/GaAsHBT的10Gbps跨阻放大器

采用InGaP/GaAsHBTs设计并实现了传输速率为10Gbps的跨阻放大器.在电路设计上采用两级放大器级联的形式以提高跨阻增益,在第一级采用了cascade结构,第二级采用了cherryhooper结构以提高电路的带宽和稳定性.测试结果表明,跨阻增益为40dB·Ω,3dB带宽为10GHz.     

一种43 GHz超高带宽线性驱动电路设计

基于0.13μm SiGe BiCMOS工艺,设计了一种线性驱动电路。该电路具有高速和大摆幅的优势,能线性驱动行波马赫-曾德尔调制器(TW-MZM),可满足光通信系统100 Gbit/s单通道的应用需求。驱动电路包括连续时间线性均衡(CTLE)电路、可变增益放大(VGA)电路和基于Cascode结构改进优化的输出级电路,实现了增益可调,且避免发生由较大输出摆幅导致的晶体管击穿。仿真结果表明,电路的-3 dB带宽为43 GHz,其增益在15～25 dB内可调。在56 Gbaud NRZ/PAM4的输入信号下,测得的眼图形状良好,差分输出摆幅峰-峰值达4 V,电路整体功耗为1.02 W,面积为0.33 mm²。     

基于InGaP/GaAs HBT的10Gbps跨阻放大器

采用InGaP/GaAs HBTs设计并实现了传输速率为10Gbps的跨阻放大器.在电路设计上采用两级放大器级联的形式以提高跨阻增益,在第一级采用了cascade结构,第二级采用了cherry hooper结构以提高电路的带宽和稳定性.测试结果表明,跨阻增益为40dB·Ω and 3dB带宽为10GHz.     

一种电流跟踪补偿的输入输出全摆幅运算放大器

介绍了一种工作在2.5V电压下、具有全摆幅输入与输出功能的两级CMOS运算放大器。通过一种简单有效的电流跟踪电路实现了输入跨导恒定的要求，这样使得频率补偿变得容易实现；为了降低功耗，输入级工作在弱反型区：输出级采用带有前馈控制电路的AB类输出电路，实现了输出信号的轨至轨。电路具有结构简单、功耗低、面积小、性能高等优点。     

基于55 nm CMOS工艺的2.5 Gbit/s高灵敏度跨阻放大器

基于55 nm CMOS工艺,设计了一种工作速率为2.5 Gbit/s的高灵敏度跨阻放大器(TIA)。TIA输入级电路采用三级反相器级联结构。为了提高动态范围,采用了双自动控制增益(AGC)电路来调节反馈电阻阻值。输入级电路后级的三级差分放大器进一步放大电压信号,并运用有源电感峰化技术来提高带宽,最后进行缓冲器输出。为了降低跨阻放大器的噪声,设计了基准带隙电路和电压偏置电路,采用温度补偿技术来保证芯片的温度稳定性。电路仿真结果表明,在误码率BER=1×10-12情况下,TIA的后仿真灵敏度为-30.2 dBm, 跨阻增益为87.5 dBΩ,带宽为1.8 GHz。在3.3 V电压的条件下,功耗为119.4 mW。     

基于最小电流选择的运算放大器设计

设计了一种工作电压为3V恒跨导满幅CMOS运算放大器,针对轨对轨输入级中存在的跨导不恒定和简单AB类输出级性能偏差这2个问题,提出了利用最小电流选择电路来稳定输入级的总跨导;浮动电流源控制的无截止前馈AB类输出级实现了运放的满幅输出,同时减小了交越失真。该电路通过HSpice进行仿真验证,在0～3V输入共模范围内,输入级跨导的变化小于3.3%,开环增益为93dB,单位增益带宽为8MHz,相位裕量为66°。     

应用于中枢神经信号重建系统的跨导放大器

设计并实现了一种应用于中枢神经信号重建系统中的跨导放大器.采用前馈结构,有效地减小了输入失调电压,并提高了对共模信号的抑制能力,且电压输入范围允许自正电源电压至负电源电压.输出电流最高可达1mA.电路采用0.6μm CMOS工艺制造,面积0.6mm2.测试得到的电路跨导为0.38mS,输入失调电压为0.57mV,共模抑制比为-54dB,可满足中枢神经信号重建系统的要求.     

一种用于3.3Gbps低功耗高速互连的连续时间自适应模拟均衡器*

设计了适用于多种高速通信指标(USB2.0, PCI-E,Rapid IO)的CMOS模拟均器。通过合并低频和高频支路以降低两个支路的延迟效应,同时均衡滤波器具有比较大的输入阻抗,这有利于通过级联方式来进一步提高高频增益。本文所实现的电路结构在25dB的PCB线路衰减条件下,能够均衡频率范围从1Gbps到3.3Gbps的信号。偏置电路采用复制电路技术,有利于方便的调整主要工作模块的直流工作点。为了抑制前级输出共模对后级电路的影响,在信号的输入端引入了交流耦合。该芯片在0.18um 1P6M工艺下进行了流片验证,整体芯片面积为0.6 x 0.57 mm². 测试结果显示,该模拟均衡器能够在25dB FR4 PCB信道衰减下,对速率为3.3Gbps的信号实现自适应均衡,整体功耗大约为23.4mw.     

带AGC的CMOS光接收机前置放大器的设计

设计了一种带有自动增益控制电路（AGC）的动态范围较宽的互补型金属氧化物半导体（CMOS）光接收机跨阻前置放大器（TIA）。该放大器的工作电压为3.3V。采用0．25μm CMOS工艺库仿真，结果表明：小信号输入时，跨阻增益可达76kΩ，单端输出信号在输入信号为0dBm时为281mV。     

1Gb/s CMOS调节型共源共栅光接收机

基于特许0.35μm EEPROM CMOS标准工艺设计了一种单片集成光接收机芯片,集成了双光电探测器(DPD)、调节型共源共栅(RGC)跨阻前置放大器(TIA)、三级限幅放大器(LA,limiting amplifier)和输出电路,其中RGCTIA能够隔离光电二极管的电容影响,并可以有效地扩展光接收机的带宽。测试结果表明,光接收机的3dB带宽为821MHz,在误码率为10-9、灵敏度为-11dBm的条件下,光接收机的数据传输速率达到了1Gb/s;在3.3V电压下工作,芯片的功耗为54mW。     

一种基于SiGe BiCMOS工艺的单片集成光接收机前端放大电路

基于0.13μm SiGe BiCMOS工艺,设计了一种25 Gbit/s的光接收机前端放大电路单片集成的放大电路。该电路实现了光接收机前端放大电路的单片集成,并采用带反馈系统的跨阻放大器、电感峰化、自动增益控制电路等设计有效提高了增益、带宽和系统稳定性。经仿真与测试,该设计增益达到69.9 dB,带宽为19.1 GHz,并在工业级芯片工作温度(-40℃~+85℃)下带宽误差不超过0.1%。该芯片工作时需要的供电电流为45 mA,功耗为81 mW,信号抖动RMS值为5.8 ps,具有良好的性能和稳定性。本设计提供了一种能够适用于100 Gbit/s(25 Gbit/s×4线)光互连系统的设计方案,具有广泛的应用前景。     

宽动态范围读出电路研究

为提高光电探测器的读出性能,设计的电容互阻放大器(CTIA)注入效率大于99%,线性度达99.84%。相关双采样电路(CDS)采用不同控制时序,读出电路可以工作在噪声抑制模式和两次采样模式。噪声抑制模式时读出电路平均噪声为0.91 mV,动态范围为66.85 dB,两次采样模式平均噪声为5.82 mV,动态范围扩展到90.82 dB。     

基于Silica AWG的单纤三向器的微波设计

本文采用紫外固化胶将光纤、Silica基阵列波导光栅(AWG)、1310 nm激光器(LD)平台和1490 nm、1550 nm探测器(PD)平台混合集成为一新型单纤三向器(Triplexer).其中,LD平台是由1310 nmLD、薄膜匹配电阻和50欧微带线(MSL)构成;PD平台是由两部分电路组成,一部分是由1490 nmPD、1.25Gb/s的跨阻放大器(TIA)和50欧MSL构成,另一部分是由1550 nmPD和50欧MSL构成.两个平台的基底都采用了镀金的硅片.小信号测试结果表明,LD在偏置电流为15 mA时的3dB带宽大约为4GHz;1490 nmPD部分接收电路3dB带宽大约为1.2GHz;1550 nmPD部分接收电路3dB带宽大约为1.9GHz.     

A BiCMOS Differential Amplifier and Timing Discriminator for the Receiver of a Laser Radar

A differential BiCMOS amplifier channel with gain control circuitry and a timing discriminator has been designed for a pulsed time-of-flight laser radar. The measured bandwidth of the amplifier channel is 160 MHz and its gain can be controlled with a variable R-2R ladder attenuator in 7 discrete steps from 0.44 to 23. A peak detector, used for gain control, can detect the peak of a single 10 ns pulse, the amplitude of which varies from 50 mV to 3.5 V. The timing discriminator produces accurately timed logic level pulses from noisy analog output pulses of the amplifier channel. The distance measurement result of the designed timing discriminator varies +/– 4 mm with an input amplitude range of 55 mV – 3.3 V. The single shot resolution with SNR = 250 is better than 6 mm. Measurement results suggest that a cm-level distance measurement accuracy can be realized using integrated ASICs.     

基于silica波导光栅的单纤三向器的混合集成研究

通过有源实时监控系统,采用手动和自动相结合的方法,将光纤、silica基阵列波导光栅(AWG)、1310nm激光器(LD)平台和1490nm、1550nm探测器(PD)平台用紫外固化胶混合集成为一新型单纤三向器。在耦合集成过程中,LD在15mA偏置电流下,三向器的上行出纤功率大约为-4dBm,LD和波导的耦合效率大约40%;当三向器输入1550nm光功率为1mW,PD在2.6V反向偏压下,下行输出光电流大约为76μA,波导和PD的耦合效率大约为42%。三向器中采用了对管PD集成方法。     

CMOS 1.4THzΩ 155Mb/s光接收机差分跨阻前置放大器

采用本土CSMC0.6μm标准CMOS技术设计实现了一种用于光纤用户网的CMOS跨阻前置放大器.电路采用差分结构以提高共模抑制比,减小高频下电源波动和寄生反馈通路的干扰,抑制衬底耦合噪声和温漂,从而有效抑制前置放大器的噪声.同时前置放大器为双端输出,易与后面差分结构的主放大器级联,无需单端-双端转换电路和片外元件,电路结构更为简单,实现了单片集成.电路采用单级放大结构,比通常的多级电路更为稳定.测试结果表明,前置放大器在5V电源电压下增益-带宽积可达1.4THzΩ,等效输入电流噪声为1.81pA/Hz,可稳定工作在155Mb/s(STM-1)的速率上     

一种低功耗的高速光接收器跨阻前置电路设计

为了降低芯片面积和功耗,提出了一种10 Gb/s光接收器跨阻前置放大电路。该电路采用了两个带有可调共源共栅（RGC）输入的交叉有源反馈结构,其中的跨阻放大器未使用电感,从而减少了芯片的总体尺寸。该跨阻前置电路采用0.13μm CMOS工艺设计而成,数据速率高达10 Gb/s。测试结果表明,相比其他类似电路,提出的电路芯片面积和功耗更小,芯片面积仅为0.072mm2,当电源电压为1.3 V时,功率损耗为9.1 mW,实测平均等效输入噪声电流谱密度为20pA/（0.1-10）Hz,且-3dB带宽为6.9 GHz。     

1-Gb/s zero-pole cancellation CMOS transimpedance amplifier for Gigabit Ethernet applications

A zero-pole cancellation transimpedance amplifier (TIA) has been realized in 0.35 μm RF CMOS tech nology for Gigabit Ethernet applications. The TIA exploits a zero-pole cancellation configuration to isolate the input parasitic capacitance including photodiode capacitance from bandwidth deterioration. Simulation results show that the proposed TIA has a bandwidth of 1.9 GHz and a transimpedance gain of 65 dB·Ω for 1.5 pF photodiode capaci tance, with a gain-bandwidth product of 3.4 THz·Ω. Even with 2 pF photodiode capacitance, the bandwidth exhibits a decline of only 300 MHz, confirming the mechanism of the zero-pole cancellation configuration. The input resis tance is 50 Ω, and the average input noise current spectral density is 9.7 pA/(Hz)~(1/2). Testing results shows that the eye diagram at 1 Gb/s is wide open. The chip dissipates 17 mW under a single 3.3 V supply.