高速Viterbi处理器—流水式块处理并行结构

本文提出一种流水式块处理并行Ｖｉｔｅｒｂｉ处理器，可以得到ＬＭ倍增速（Ｍ为流水级数，Ｌ为块长度），为达到更高速的Ｖｉｔｅｒｂｉ处理器提供了新型的并行结构。它可用Ｓｙｓｔｏｌｉｅ阵列构成，因而适于ＶＬＳＩ实现。     

Viterbi译码器VLSI设计中幸存路径存储管理的新方法

Ｖｉｔｅｒｂｉ译码器中幸存路径存储管理一直沿袭两种传统方法－寄存器交换法与回索法。寄存器交换法内连线机制过于复杂，不利用大状态数译码器的硬件实现；回索法需采用大量额外存储单元作为缓冲，译码延迟亦较大，本文提出了一种幸存路径存储管理的新方法－－寄存器／三态门回索法，结合了以上两种传统方法的优点，克服了它们的不足，极适合于Ｖｉｔｅｒｂｉ译码器的ＶＬＳＩ实现。     

长约束度卷积码译码器神经网络结构

给出的神经网络译码器是为长约束度（Ｋ≥１１）卷积码译码而设计的。Ｖｉｔｅｒｂｉ译码和序列译码是两种最大似然译码方法,虽然这两种技术能有效地提高误比特率性能,但它们都丰在局限性。另外,只要在神经元和数字异或门单元之间建立局部连接,就能非常容易地直接超大规模集成电路（ＶＬＳＩ）实现硬件。     

初始判决指导下的DS/CDMA最大似然检测算法

本文首先给出了多径异步多用户ＤＳ／ＣＤＭＡ系统的一种数学模型，得出了恒参信道下最大似然检测（ＭＬＳＥ）算法的一种新的表示形式。然后作者具体分析了以ＲＡＫＥ接收机作为衰落信道的匹配滤波器时，最大似然检测器的算法设计问题。分析指出，在多径环境下ＭＬＳＥ算法的复杂度和计算量与多径时延的分布有关，如果用户时延扩散在一个信息码元之内，算法复杂度和恒参信道下相同，而其实现可以用状态数可变的Ｖｉｔｅｒｂｉ算法来实现。最后，本文用传统判决方法得出的初始判决信息缩减Ｖｉｔｅｒｂｉ算法的搜索空间，在保证一定性能的前提下，算法的计算复杂度大大降低。     

硬件描述语言VHDL及其应用

ＶＨＤＬ是一种超高速ＶＬＳＩ硬件描述语言，能对集成电路的功能和结构进行描述，用ＣＡＤ软件将其编译和转换，并自动形成线路，概要地介绍了ＶＨＤＬ的设计组织和数据类型，并对ＶＨＤＬ的特点及其在ＶＬＳＩ设计中的应用要点做了一些探讨。     

IS-95基站RAKE接收机的设计与实现

本文根据ＩＳ－９５上行链路标准，分析了基站ＲＡＫＥ接收机设计原理，讨论了其实现方法，完成了整个电路的ＶＨＤＬ设计、验证以及ＦＰＧＡ实现，并给出了主要的设计结果。本文的工作对于我国ＣＤＭＡ移动通信系统的设计和研制具有重要意义。     

宽带ISDN与ATM交换技术──第二讲B－ISDN用户─网络接口和协议（上）

本文介绍了Ａ－ＩＳＤＮ的协议参考模型，并讨论了其中物理层、ＡＴＭ层、ＡＴＭ适配层以及高层的基本功能。给出了Ｂ－ＩＳＤＮ用户─网络接口（ＵＮＩ）的基本规范，包括ＵＮＩ参考配置、Ｂ－ＩＳＤＮ物理层接口以及ＡＴＭ层的参数规定。最后详细描述了ＡＴＭ适配层的协议，包括ＡＡＬ１、ＡＡＬ３／４和ＡＡＬ５。     

初始判决指导的DS／CDMA最大似然检测算法

本文首先给出了多径异步多用户ＤＳ／ＣＤＭＡ系统的一种数学模型，得出了恒参信道下最大似然检测（ＭＬＳＥ）算法的一种新的表示形式，然后作者具体分析了以ＲＡＫＥ接收机作为衰落信道的匹配滤波器时，最大似然检测器的算法设计问题，分析指出，在多径环境下ＭＬＳＥ算法的复杂度和计算量与多径时延的分布有关，如果有用户时延扩散在一个信息码元之内，算法复杂度和恒参信道下相同，而其实现可以用状态中变的Ｖｉｔｅｒｂｉ算法来     

ⅡS总线接口接收器的VLSI设计

ⅡＳ总线是近年出现的一种面向多媒体计算机（ＭＰＣ）的音频总线。文章介绍了ＩＩＳ总线从接收器（Ｓｌａｖｅ－Ｒｅｃｅｔｉｖｅｒ）总体设计构思和顶层设计，以及内侧的ＰＣＩ接口部，外侧的接收器，串－并转换，数据的ｅｎｄｉａｎ调整和寄存器等功能电路的底层设计方法，并给出了部分电路的ＶｅｒｉｌｏｇＨＤＬ源代码描述。文中介绍的ＤＭＡ状态机和ＰＣＩ－Ｍａｓｔｅｒ接口用户的设计方法对其类似电路的设计有一定的参考价值     

SIDND通路链路接入规程的一种实现方法

根据ＣＣＩＴＴ有关ＩＳＤＮ用户－网络接口数据链路层的建议Ｑ．９２１（蓝皮书），对ＩＳＤＮＤ通路的链路接入规程（ＬＡＰＤ）进行了研究，并给出了一种相对简单的网络侧ＬＡＰＤ的实现方法。     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

一种崭新的维特比译码器找点算法的VHDL实现

提出了一种维特比译码器的找点算法，并按ＣＣＩＴＴＶ．３２ｂｉｓ协议用ＶＨＤＬ语言合理实现了ＭＯＤＥＭ中维特比译码模块的设计，得到了电路规模较小。     

A robust Viterbi decoder and its application to terrestrial HDTVbroadcasting

The conventional Viterbi (1967) decoder employing the Euclidean distance has been widely used and considered as the optimum one in the sense of maximum likelihood sequence decoding under the hypothesis of additive white Gaussian noise (AWGN). However, what will happen if the noise distributions of actual channels deviate from the assumed AWGN? A robust Viterbi decoder utilizing absolute distance is carefully examined. Analytical and numerical results show that this Viterbi decoder is more advantageous than the conventional Viterbi decoder for actual channels with various kinds of interference, particularly in the presence of impulsive noise. Finally the robust Viterbi decoder is applied to TCM-8VSB terrestrial HDTV broadcasting, achieving 0.5-1.0 dB SNR gains over the conventional Viterbi decoder on contaminated AWGN channels     

可重构Viterbi基核单元的设计与实现

为适应多种通信标准,提出了一种新的可重构Viterbi译码器基核单元,由该基核单元可动态重构成不同约束长度(3~9)、不同编码效率(1/2或1/3)以及不同生成多项式的Viterbi译码器。在Xilinx Virtex4系列FPGA上,对该基核单元组成的译码器进行综合实现,并进行了仿真。结果表明,该译码器的速度能达到50 Mbps,适合在802.11无线局域网及3G网络中使用。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

基于IP Core的Viterbi高速译码器测试

深入研究了基于Altera的Viterbi v4.3.0 IP核实现高速维特比译码器的测试方法,详细分析了译码器的Atlantic接口信号,给出了采用Paralle1结构Viterbi译码器的仿真结果.研究结果表明应用Viterbi v4.3.0能够设计出符合不同性能要求的高性能维特比译码器,采用面向数据包传输的Atlantic接口使Viterbi译码器具有很高的吞吐量.     

An effective simplifying scheme for Viterbi decoder

A Viterbi decoding algorithm with a scarce-state transition-type circuit configuration, namely the probability selecting states (PSS) mode decoder, is presented. The algorithm has reduced complexity compared to a conventional Viterbi decoder. It is shown that this method has three advantages over the general Viterbi algorithm: it is suitable to the quick look-in code, it applies the optimum decoding in a PSS-type decoder, and it makes full use of the likelihood concentration property. The bit-error-rate (BER) performance of a r=1/2, k=7 (147,135) code and PSS-type Viterbi decoder approximates the optimum performance of the standard Viterbi decoder and reduces the hardware of the conventional Viterbi decoder to about half     

Low-Power Limited-Search Parallel State Viterbi Decoder Implementation Based on Scarce State Transition

In this paper, a low-power Viterbi decoder design based on scarce state transition (SST) is presented. A low complexity algorithm based on a limited search algorithm, which reduces the average number of the add-compare-select computation of the Viterbi algorithm, is proposed and seamlessly integrated with the SST-based decoder. The new decoding scheme has low overhead and facilitates low-power implementation for high throughput applications. We also propose an uneven-partitioned memory architecture for the trace-back survivor memory unit to reduce the overall memory access power. The new Viterbi decoder is designed and implemented in TSMC 0.18-mum CMOS process. Simulation results show that power consumption is reduced by up to 80% for high throughput wireless systems such as Multiband-OFDM Ultra-wideband applications.     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。