在FPGA中实现高精度快速除法

介绍FPGA中高精度除法运算的实现方法，给出实现高精度除法运算的VHDL源程序；实现了除数为任意八位二进制的除法，其精度可达到小数点后16位。     

在FPGA中实现高精度快速除法

介绍FPGA中高精度除法运算的实现方法,给出实现高精度除法运算的VHDL源程序;实现了除数为任意八位二进制的除法,其精度可达到小数点后16位.     

满足资源约束的图像复原算法的FPGA实现

提出了一种基于Van Cittert迭代方法对被乘性噪声污染的观测图像快速复原处理的FPGA电路实现方法。通过研究点扩展函数的对称性,将图像邻域内的像素进行分组滤波运算,明显减少了电路对乘法器数量的要求,有效地利用了FPGA的资源,适当地安排流水线和并行处理单元显著地提高了芯片的运行速度。实验结果表明,对于相同的图像复原处理任务,提出的电路结构需要的逻辑单元数量更少,时间消耗更短。     

改进的中值滤波算法及其FPGA快速实现

针对传统中值滤波算法带来的图像模糊问题,提出一种改进算法,加入阈值比较环节以便更好地保持图像细节。当用FPGA实现中值滤波算法时,传统方法需要较多的时钟周期,由此设计一种新的硬件实现电路,仅用3个周期就能快速地取得中值。仿真结果说明,该改进算法不仅能够取得良好的滤波效果,而且使所处理的图像更加清晰,所设计的硬件电路能够快速、高效地对算法进行实现。     

快速中值滤波算法的改进及其FPGA实现

针对传统中值滤波算法排序量大、速度慢且处理效果模糊的问题,在快速中值滤波算法的基础上,提出了一种加入阈值比较、且具有更高并行流水结构的改进算法,并在现场可编程门阵列(FPGA)硬件平台上实现了该算法。实验结果表明,改进的快速中值滤波算法不仅减少了比较的次数,还更好地保护了图像的细节,可满足图像预处理对实时性的要求。     

多模式匹配算法的FPGA实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

基于FPGA的快速除法算法设计与实现

介绍了一种新的除法算法,该算法是利用Taylor展开公式的近似,采用两次乘法操作和一张较小的查找表.整个算法采用verilog语言描叙,设计灵活、实现简单.仿真结果表明该算法具备较高的精度与较快的运算速度.     

基于FPGA的快速中值滤波算法*

针对传统中值滤波算法排序量多、速度慢的缺点,提出了一种基于FPGA的中值滤波快速算法。充分利用两个相邻滤波窗口中的相关排序信息,随着一列新像素的移入,同时更新已有的排序信息,从而完成中值滤波处理。该算法将每个窗口查找中值的比较次数降到很低,达到了快速抑制噪声及保持图像细节的目的。     

AES中SubBytes算法在FPGA的实现

介绍了AES中,SubBytes算法在FPGA的具体实现.构造SubBytes的S-Box转换表可以直接查找ROM表来实现.通过分析SubBytes算法得到一种可行性硬件逻辑电路,从而实现SubBytes变换的功能.     

提升小波算法的FPGA硬件实现

讨论了提升小波变换的原理及特点,并提出了一种基于现场可编程门阵列器件FPGA实现提升小波算法的方案,该方案与基于传统的卷积方法实现相比,可以减小硬件实现面积,并利用插入流水线寄存器的方法,缩短关键路径,提高运算速度.     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

RFID标签加密算法设计及FPGA实现

为提高超高频射频识别(RFID)系统的安全性,需在RFID标签芯片中集成必要的加密算法.为此,通过分析Grain-128加密算法的工作原理和在实际应用中的使用方法,设计算法的硬件架构,并采用VHDL语言编写,在现场可编程门阵列(FPGA)芯片上进行实现.实验结果表明,该算法共需384个时钟周期产生可供加解密的密钥流,仅占用54个Slices的FPGA逻辑资源,可用于在RFID标签芯片中进行安全加密.     

一种时序优化的通用FPGA装箱算法

提出一种时序优化的通用FPGA装箱算法。将配置电路与用户电路转化为有向图,解决子图同构问题。将线网延时作为变量,定义关键度,以此为代价函数进行装箱,达到优化时序的目的。在VPR平台上进行实验,结果表明,该算法的时序性能较优,并可应用于不同的可配置逻辑块结构中。     

基于FPGA内存数据保护技术的设计与实现

为了提高内存数据的可靠性,内存保护技术正广泛应用在高端容错计算机中。为此,提出了以现场可编程门阵列（FPGA）为控制器实现一拖二的内存热备份技术,对内存数据进行高效的保护。分析FPGA内部接口IP的延时后,提出了采用FPGA原语实现双倍数据速率（DDR）数据的采集与处理方法。搭建了以镁光的同步动态随机存取存储器（SDRAM）颗粒为控制对象的仿真模型,验证了该方法的有效性。阐述了以赛灵思公司的FPGA芯片做主控器,实现内存热备份功能的应用实例。该方法不仅可有效保护内存数据,由于FPGA的可编程性,使计算机系统具备了在线扩展（容量）、在线升级内存的功能,可以满足特殊行业不宕机、实时容错的要求。     

基于FPGA的TOE网卡设计与实现

为进一步减轻CPU的负担,有效增加系统性能,描述一种基于FPGA的TCP减负引擎系统的设计与实现。该TOE网卡将部分TCP协议软件处理下移到FPGA中实现,以硬件的方法实现报文分类和TCP流还原等流量处理功能。实验数据表明,使用TOE网卡可以大幅降低主机的CPU占用率。     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化（QPSO）算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时闻为原Matlab中运算时间的0．032％。     

基于量子模型的快速FPGA布局算法

为能在全局范围内快速搜索到优化的布局结果,提出一种基于量子模型的布局算法,并结合传统模拟退火算法实现FPGA布局。测试结果表明,相比VPR布局算法,该算法的布局运行速度平均提高了2倍以上,时序性能提升了2%,且随着FPGA芯片和电路规模的不断增大,能有效提高FPGA的软件运行效率。     

16kHz高精度交流信号源的设计与实现

本文介绍了一种高精度模拟正弦信号源的设计与实现,采用NiosⅡ嵌入式处理器控制来产生高精度的交流信号,它被用作模拟飞行校准装置的信号源。该信号源由FPGA、DA数模转换器、差分运放、低通滤波等模块组成。主要采用NiosⅡ嵌入武处理器和直接数字频率合成（DDS）、PLL、D／A及差分放大等技术,设计出频率分辨率小于5Hz...     

基于分布式算法的高阶FIR滤波器及其FPGA实现

提出一种新的高阶FIR滤波器的FPGA实现方法。该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器。设计了一系列阶数从8到1 024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPGA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求。