基于FPGA的CRC编码器的实现

在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法,循环冗余校验CRC（Cyclic Redundancy Check）由于编码简单且有效,是一种最常用的信道编码方法.介绍了CRC编码的原理算法和校验规则,以CRC-4为例,给出了CRC校验码的具体计算过程和使用硬件描述语言VHDL来实现CRC编码的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6T144C6器件,完成了CRC编码器的FPGA实现,其实现速度可达397 MHz.     

应用CPLD器件实现CRC码

随着半导体技术和大规模集成电路的发展，使一些应用比较广泛的算法利用硬件得以实现，从而满足人们对执行速度的较高要求。算法的硬件化和硬件设计的软件化成为集成电路的发展方向，基于比较流行的CPLD器件，使用Verilog HDL语言对系统循环码的算法进行硬件描述，并给出产生的逻辑仿真结果。     

CRC32在光通信系统中的快速计算

文章利用C 编程建立了一个可产生CRC32(32位循环冗余校验)各位并行计算的异或表迭式生成模型,并利用Verilog HDL语言在FPGA(现场可编程门阵列)上进行了验证,结果表明,该模型产生的各位异或表达式适合于高速数据传输情况下CRC32的并行计算.     

一种通用多通道并行CRC计算及其实现

对循环冗余校验码（CRC）现有计算方法存在的问题,提出一种有多个计算器同时计算的通用多通道并行CRC计算新方法,证明了该算法及相关定理,并用实例验证了算法正确性。研究不同参数下该算法软件计算的性能,并实现了高达26Gbit／s硬件CRC计算。分析表明该算法可大幅度提高软硬件计算速度,通过合理选择有关参数能提高CRC计算性价比,在10G以太网和40GSDH等未来高速网络中有较大的应用价值。     

Fiber Channel协议中CRC编码的硬件实现

介绍了光缆通道（Fiber Channel）协议中CRC校验编码的原理和硬件的实现。并结合仿真结果对面向字节的CRC-32编码器进行了论述。     

USB数据传输中CRC校验码的并行算法实现

文章介绍了用于USB总线数据传输的CRC校验的原理和算法，并且采用并行电路实现USB2．0中的CRC产生和CRC校验，与传统的串行电路实现相比，并行电路实现方法虽然在芯片面积上大于串行电路实现，但由于降低了时钟频率，电路更容易综合实现，并且大大降低了功耗，有利于低功耗电路设计。     

TD-SCDMA中CRC算法的研究与设计

TD-SCDMA作为3G中的三大世界标准之一,CRC是其空中接口的物理层信道编码的第一个环节,对于保证数据传输的可靠性有重要作用,主要介绍了TD-SCDMA中CRC的基于FPGA的设计与实现方法。     

基于FPGA的循环冗余校验并行实现

在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法.循环冗余校验(CRC)由于其误码检测能力强,抗干扰性能优异,在通信和测控等领域有广泛的应用.通过对CRC校验码原理的分析,研究了一种并行CRC算法并采用硬件描述语言Verilog HDL来实现.     

基于FPGA的紫外光调制技术研究

为了提高紫外光通信系统的光功率利用率和降低该系统的误码率,提出了利用PPM和CRC码对紫外光通信系统进行研究的方法。主要是研究PPM调制和CRC码编码关键技术,包括PPM实现的方式、CRC算法的硬件实现、异步时钟域数据处理等。测试结果表明,设计的系统在数据传输速率为9.6 Kb／s时,采用CRC反馈重发纠错模式,可以使误码率可以降低到10-6,实现PPM和CRC码在紫外通信系统中的应用。     

应用于ROHC的CRC算法硬件实现

循环冗余校验(CRC)在很多通信和数据处理领域中得到广泛采用,不同应用领域对其计算需求呈现不规则的情况,无法用统一的方法实现。针对鲁棒包头压缩(ROHC)应用对CRC计算的具体需求(包括数据包序列位数不等、数据长度不规则等),以CRC串行电路结构为基础,得到相应的并行计算公式,设计并优化了CRC生成硬件逻辑结构。该硬件结构简单,不同生成多项式的并行实现电路之间切换调用灵活,数据吞吐量最高可以达到3Gb/s,能够满足无线通信ROHC实时、不规则数据处理的需要。     

一种并行CRC算法的实现方法

简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中.     

一种快速CRC 算法①的硬件实现方法

介绍了CRC校验算法的硬件电路实现方法。CRC校验广泛应用于通信、存储系统，在串行CRC实现的基础上，对电路结构提出了改进的方案，并实现了CRC的并行计算，由此进一步可以适用于任意位数据宽度的数据输入情况。     

应用于ROHC的窗基LSB编解码修正算法实现机制

在移动：IPv6中，常常因为数据分组的头标太大而消耗过多的带宽，因而需要使用灵活可靠的鲁棒性头标压缩机制(ROHC)来对分组头标进行压缩。在ROHC中，使用LSB编码方案对分组中那些变化比较小的头标域进行编码。本文将在简要介绍ROHC原理的基础上，深入探讨应用于ROHC的窗基LSB编解码修正算法的实现机制。     

CAN总线中CRC编码的硬件实现

基于CAN总线数据传输过程中加入的CRC编码技术与原理,本文首先给出了比特串行CRC编码原理及基于除法编码运算的CRC编码算法硬件实现方法。然而,为了满足高速数据传输的需要,本文进一步给出了,利用空间换取时间的比特并行CRC编码算法的详细推导过程,最后是采用VHDL语言与FPGA器件,完成了CAN总线中比特并行CRC编码算法的硬件仿真、综合、布线及下载配置,结果表明完全达到了预期的设计要求。     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

Performance Analysis of a Header Compression Protocol: The ROHC Unidirectional Mode

The performance of IPv6 in the radio link can be improved using header compression algorithms. The 3GPP (3rd Generation Partnership Project) consortium in its technical specification has adopted the ROHC (RObust Header Compression) protocol of the IETF (Internet Engineering Task Force) standard track for real-time applications using RTP/UDP/IPv6 and UDP/IPv6. This paper presents the analysis of the proposed standard ROHC deployed in an UMTS radio link and discusses different schemes to increase compression performance. The results are based on our IPv6 implementation of the ROHC header compression algorithm and on a simple and accurate analytical model used to evaluate the packet loss probability.