一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

RS码的实际应用及编译码器设计实现

RS码(Reed-Solomon码)是一类具有很强纠错能力的多进制BCH码,广泛应用于通信和数据存储系统以便进行差错控制。鉴于RS码的广泛使用,其盲识别算法的研究也具有实际意义,可以帮助人们在信息截获、信息对抗和智能通信等领域取得重要突破。目前关于RS码编译码算法的研究已经有相当长的一段时间,其相关的理论算法已相对成熟,这里重点介绍RS码在实际中的具体应用及RS码编码算法和BM(Berlekamp-Massey)译码算法。在软件仿真实现方面,尽管MATLAB软件自带RS码编译码相关函数,还是要通过自编函数仿真实现RS码编译码器,以便于查看中间运算结果。     

一种码率兼容RS码译码器的研究及实现

几乎所有的现代通信系统都把纠错码作为一个基本组成部分.RS码由于具有较强的纠正突发错误的能力,已经被NASA、ESA、CCSDS等空间组织接受,用于空间信道纠错.该文针对CCSDS标准中两种RS码进行了研究和实现,提出了一种码率兼容的RS码译码器,有效降低了硬件存储资源.     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

RS码译码器综述

ＲＳ码是差错控制领域中一类重要的线性分组码，由于具有很强的纠随机错和突发错的能力，被广泛应用于各种差错控制系统中，本文从ＲＳ译码算法，ＲＳ译码器的ＶＬＳＩ结构和ＲＳ码系统性能三方面论述了ＲＳ译码器的发展现状，并展望了译码器的未来发展方向。     

RS(4095,3935)码高速译码器的硬件实现

相对于符号取自GF(256)的RS码,现有文献对GF(4096)上RS码的性能和实现鲜有研究。将GF(4096)上若干不同码率的RS码进行了性能仿真对比。仿真结果表明,GF(4096)上的RS码具有很强的纠正随机和突发错误的能力。在误码率为10-6时,所仿真的3种不同码型的码字相对于BPSK调制分别取得了3.2 dB,3.7 dB和4 dB的编码增益。鉴于GF(4096)上RS码优良的性能,设计并实现了RS(4095,3935)码高速译码器。经过测试验证,该译码器具有设计的纠错能力,能稳定工作在150 MHz,其吞吐量达到1.8 Gb/s。     

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

一种高速RS码与LDPC级联码编码器设计及硬件实现

提出了一种高速RS+QC-LDPC级联码编码器,介绍了这种级联码在FPGA平台上的实现方法,并对其性能进行了评估.重点介绍了RS+QC-LDPC级联码的各种优化技术,如基于二次扩展的QC-LDPC编码方法,采用交织技术,合理的搭配RS码和QC-LDPC码的码长、码率以达到最好的性能.经过优化,级联码编码器的吞吐量可以达到2.25G bit/ s以上.     

使用RS译码器的编码方法研究

论述了利用RS译码器进行编码的可行性,并从算法的运算速度、复杂度和储存器占用量等几个方面,与常规的RS码编码方法进行了比较.理论分析和实验结果均表明,译码器编码法在纠错能力较强时的初始化速度明显优于常规的编码方法;在编码效率较高时,其编码速度接近于常规编码方法的速度.因此,该编码方法适用于需要根据信道特征或纠错要求适时改变编码方式的场合,在实际的通信设备中有较高的应用价值.     

高速并行的RS解码器设计与FPGA实现

基于Berlekamp-Massey(BM)改进后的并行无逆迭代算法(iBM),将传统解码算法中制约解码频率的关键方程模块(KES)模块改进,用ROM查表法代替原有的求逆器,简化了设计,减小了时钟周期;在不影响解码品质因素的前提下,将伴随式求解模块(SC)和计算错误位置、错误值模块(CSEE)复用,形成八路并行输入输出的流水线结构,从而提高将数据率提高到原数据率的八倍,达到207.84MByte/S.     

H．264中CABAC解码器的硬件设计与实现

为了能够实时解高清视频码流,本文提出了一种高性能的CABAC解码器的硬件设计方案,优化了二进制算术解码的流程,并且利用有效的流水线机制和良好的存储系统,极大地提高了解码速度,达到了预定的要求,最后在FPGA上实现了设计方案,并在0．18工艺库的基础上得到了时钟频率167MHz,占用面积0．38mm~2的结果。     

基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。     

基于RiBM算法的RS译码器设计和实现

根据某无线光通信系统的需求,提出了一种基于BM算法的RS(255,239)的硬件译码器,并完成了该译码器的设计和实现;译码器采用流水线算法实现,其中关键方程求解模块采用修正的无逆BM算法.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

弹载数据链系统实时RS译码器设计

为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS( Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基础上进一步优化,实现了一种新型RS码实时译码器。为减少系统复杂度,该译码器复用4组基本运算单元以完成错误位置多项式和错误值多项式计算,同时也没有插入额外的流水线结构,译码过程所需的GF(28)域求逆运算则通过查找表结构实现。整个设计已经在Altera公司的EP2 S15器件上通过综合和验证,与同类设计相比占用资源大大减少,适合于高可靠性导弹数据链系统开发。     

基于映射-归约模型的SVM可扩展硬件实现架构

为了提高支持向量机(SVM)在嵌入环境中的适用性,提出了一种用于SVM训练和分类的可扩展硬件架构,并基于FPGA平台测试了其性能.基于映射-归约(MapReduce)模型分析提取出SVM算法中的并行性,并进一步映射至多个并行处理单元.实验表明,该架构可基于定点运算单元有效地完成SVM训练和分类,并具有良好的可扩展性.     

Hardware solution for implementing the entire inverse IDCTs in HEVC decoder

Video compression performance of High Efficiency Video Coding (HEVC) is about twice of H.264/AVC video compression standard. The improvement in coding efficiency in HEVC is achieved by considerable increase in the computational load compared to H.264/AVC which is substantially very computational intensive. One of the units in HEVC which has changed considerably compared to H.264/AVC is Integer Discrete Cosine Transform (IDCT) unit. IDCT in HEVC standard includes 32 × 32, 16 × 16, 8 × 8 and 4 × 4 transforms. In this paper, a hardware solution for implementing the entire inverse IDCTs in HEVC decoder is proposed. The proposed hardware has a resource-sharing pipelined architecture. As a result, the hardware resources and computation time for implementing inverse IDCTs in HEVC decoder are reduced. Synthesis results by using NanGate OpenPDK 45 nm library indicate that the proposed hardware can achieve 222 MHz clock rate and can achieve real-time decoding of 4096 × 3072 video sequences with 70 fps.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

Efficient hardware implementation of a highly-parallel 3GPP LTE/LTE-advance turbo decoder

We present an efficient VLSI architecture for 3GPP LTE/LTE-Advance Turbo decoder by utilizing the algebraic-geometric properties of the quadratic permutation polynomial (QPP) interleaver. The high-throughput 3GPP LTE/LTE-Advance Turbo codes require a highly-parallel decoder architecture. Turbo interleaver is known to be the main obstacle to the decoder parallelism due to the collisions it introduces in accesses to memory. The QPP interleaver solves the memory contention issues when several MAP decoders are used in parallel to improve Turbo decoding throughput. In this paper, we propose a low-complexity QPP interleaving address generator and a multi-bank memory architecture to enable parallel Turbo decoding. Design trade-offs in terms of area and throughput efficiency are explored to find the optimal architecture. The proposed parallel Turbo decoder has been synthesized, placed and routed in a 65-nm CMOS technology with a core area of 8.3 mm² and a maximum clock frequency of 400 MHz. This parallel decoder, comprising 64 MAP decoder cores, can achieve a maximum decoding throughput of 1.28 Gbps at 6 iterations