基于FPGA的多通道高速数据采集系统

为满足某雷达实验平台的需求,设计并实现了一种基于通用串行总线USB的多通道高速数据采集系统。该系统以现场可编程门阵列（FPGA）为核心,利用多组高采样率AD实现多通道高速采集。为保证数据通路的畅通,每通道配备大容量DDR2进行高速数据缓存,并利用DDC降低数据写入速率。系统采用EZ_USBFX2LP系列USB芯片的Slave FIFO接口方式将数据回传至计算机中,由计算机应用程序进行控制、数据采集和波形显示。整个系统由硬件部分、FPGA内部逻辑、USB固件、设备驱动和应用程序构成。经过测试,系统在80MHz采样率下,可以实现中心频率60MHz、带宽10MHz信号的有效采集。测试结果验证了设计方案的正确性和可行性。     

一种高速数据采集系统的设计与实现

为满足某星载SAR雷达关键性技术验证的需求,设计并实现了一种大带宽、多通道、多模式的高速数据采集系统。系统由采集单机和记录仪两部分组成,采集单机采用通用灵活的FMC子母板架构,母板为接口丰富的通用信号处理板,子板为可灵活更换的信号采集卡。采集单机通过高速光纤传输数据至记录仪,记录仪配有大容量DDR3进行高速数据缓存,由PCI-E总线将数据存储至计算机。采集系统成功完成某星载SAR雷达进行的机载飞行试验数据的采集,试验结果验证了设计方案的正确性和可行性。     

基于FPGA的窄带多通道数字脉压设计

在雷达窄带系统中,对多通道、多带宽中频接收信号的处理,通常在数字中频接收系统中基于FPGA芯片完成数字下变频和基带数据打包,再由信号处理系统基于DSP芯片进行数字脉压等。而FPGA具有处理速率快和并行运算能力强的特点,使得基于FPGA 的线性调频信号数字脉压比DSP具有更大优势。将基带信号数字脉压由信号处理系统提前到数字中频接收系统,在单片FPGA 内实现多通道、多带宽、多数据率窄带系统数字下变频、数字脉压和数据打包的一体化设计,能够有效减轻信号处理系统对基带信号的运算压力。     

多通道声呐采集系统的设计

为了满足声呐信号处理中对多通道信号滤波及增益可调、同步采集、数据快速传输、数据可存储和实时分析的应用需求,设计了多通道采集系统包括多通道采集器和上位机控制界面。该采集器采用高性能现场可编程逻辑门阵列(FPGA)作为主控芯片,使用两颗高精度模数转换器(ADC)AD7768,并结合上位机控制下位机进行数据采集和处理,实现16通道并行数据采集、SD卡数据存储和上位机利用小波变换对接收到的数据进行去噪和时频分析等功能。以实际的水池进行声呐采集试验,该系统采样率可通过上位机配置进行切换,同步性能优于25 ns,数据存储速率为8.2 MB/s,实时性优于1.17 ms,能够满足海底复杂环境下信号特征数据处理的需求。     

基于486CPU的SDRAM控制器的设计与实现

在分析嵌入式系统结构和SDRAM芯片结构的基础上，介绍一种基于Intel486兼容CPU的SDRAM控制器的设计方法和设计过程，并给出仿真结果和FPGA验证结果。     

嵌入式高速固态存储器的设计

现代的数据处理技术需要较快的数据采样率和较宽的数据带宽,这就要求采用嵌入式高速固态存储器来实时记录海量的数据。介绍了NAND FLASH的选型、嵌入式高速固态存储器的组成原理、现场可编程门阵列(FPGA)的实现逻辑及存储器的性能计算,最后对本设计进行了总结和展望。     

基于FPGA的多通道HDLC收发电路设计

为满足某遥控遥测平台的特定要求,提出了一种基于FPGA的多通道HDLC收发电路的方案.在实验中,分别对发送和接收电路模块进行了分析,给出了在ModelSim SE 6.1环境下的仿真波形.考虑到单板的影响,在单板上进行回环测试,实验结果验证了设计的正确性和可靠性,目前该设计已经成功投入使用.     

彩和FPGA技术实现高速数据总线解码器

本文介绍了ＦＰＧＡ器件的内部结构，工作原理，重点讨论了在工作频率较高，对延时要求较严格的情况下，如何利用ＸＡＣＴ开发系统实现高速数据总线解码器，并通过方案比较分析，得出采用ＦＰＧＡ器件的优越性。     

多通道数字脉冲发生器的SoPC实现

介绍了一种采用SoPC技术实现多通道数字信号发生器的方法,系统由FPGA及相应接口电路组成,将Nios Ⅱ嵌入式软核CPU集成到FPGA中,构成片上系统(SoC),可以产生多种特定的数字脉冲信号,能够通过上位机软件控制实现不同通道、个数和频率脉冲信号的输出.经验证,介绍的方案稳定精确,能够提供通道、频率和个数可控的数字...     

一种新型的用于高速串行接口电路中的接收器

本文提出了一种新型的符合计算机与外围设备间通用串行接口USB(Universal Serial Bus)2．0高速模式(480Mb／s数据传输率)的高精度接收器电路，并分析了其设计思路和设计方案。这种高精度接收器由三级电路组成：电压转换级、数据采样级和数据保持级。电路设计基于TSMC的CMOS 0．25μm混合信号模型。仿真结果表明，这种接收器在500Mb／s的信号传输速率下，将输入数据的上升和下降时间从700ps降至140ps，提高了高速串行通信中采样数据的准确度，以保证可靠、正确接收数据。     

基于AD9910的多通道信号发生器

基于直接数字频率合成(DDS)技术,采用现场可编程门阵列(FPGA),通过对DDS芯片AD9910的控制,实现多通道信号发生器的设计。所设计的信号发生器具有高频率精度、低杂散、捷变频的特点,并可编程调整输出频率值以及多路输出信号之间的相位值。实测结果表明,本文所研究的方法和研制的系统是可行、有效的,具有广阔的应用前景。     

多通道高速HDLC处理器的设计与实现

本文详述了由一个具有分时处理能力的HDLC处理器对128逻辑通道数据进行高速、并行、实时处理的设计与实现过程,并讨论了其实现关键技术,给出了系统中关键结点的功能仿真波形图.     

Gbps试验系统中高速串行接口的设计与实现

介绍Gbps无线通信试验系统中高速串行数据接口的设计与实现。按照Gbps无线通信试验系统对高速串行数据的传输要求,数据传输速率超过1 Gb/s,在基于Xilinx IP core技术上对单板上的FPGA进行逻辑设计,实现了符合系统要求的高速串行数据接口。在系统实际调试中,通过ATCA机箱背板进行数据传输,获得了高达Gbps的数据吞吐速率且传输误码率低于10-14。     

基于FPGA的高速DMUX设计

介绍了基于Altera公司FPGA的高速DMUX(数据分路器)设计.通过与DMUX专用器件的比较,说明了这种实现方式的优势.     

基于FPGA与DDR2SDRAM的高速ADC采样数据缓冲器设计

介绍了一种基于现场可编程门阵列（FPGA）和第二代双倍数据率同步动态随机存取记忆体（DDR2）的高速模数转换（ADC）采样数据缓冲器设计方法,论述了在XilinxV5FPGA中如何实现高速同步时钟设计和高速数据同步接收设计。     

基于FPGA的高速图像存储系统的设计

针对遥测试验中产生的高帧频、高分辨率的图像数据实时存储等问题,设计了一种高速图像存储系统。该系统以Spartan 6系列FPGA作为核心处理器,采集高速工业相机以base模式输出的像素数据,并对DDR3缓存时序进行优化,最后通过SATA2.0接口存入固态硬盘中。试验完成后,通过千兆以太网接口回读数据至上位机并进行显示。测试结果表明,该系统能够对71 f/s帧频、2048×1088像素的高速图像数据进行长时间可靠存储与显示,该设计有较高的移植性和应用价值。     

一种基于FPGA的多通道宽带数字信道化接收机的工程实现

阐述了宽带数字接收机的原理,分析了宽带数字接收机在现代电子对抗系统中的作用。论述了基于FPGA的多通道宽带数字信道化接收机的硬件、软件设计方案,对工程应用中需要重视的问题进行了分析,并验证了设计的实际可行性。     

基于FPGA的参数化多路数据对齐器设计

在现场可编程门阵列器件(FPGA)的高速实时信号处理系统中,多路数据对齐器是常用的电路设计。介绍了一种运用硬件描述语言参数化方式设计的多通道数据对齐方法,首先缓存各路数据,然后依据数据特征检测同步标志信号并寄存地址,对齐后同步读出。将多路对齐逻辑隔离开来,通过设置不同的同步标志检测电路可以适应多种应用,结构简单、可扩展性强;最大限度减少数据丢失,保证数据连续性;同时解决了跨时钟域的问题。列举了对齐器的两种应用,并通过仿真验证和器件编程在线校验。     

采用FPGA技术实现高速数据总线解码器

本文介绍了FPGA器件的内部结构、工作原理，重点讨论了在工作频率较高，对延时要求较严格的情况下，如何利用XACT开发系统实现高速数据总线（HighSpeedDataBus）解码器，并通过方案比较分析，得出采用FPGA器件的优越性。     

T2000高速串行接口测试介绍

高速串行接口正越来越多地被应用到各种消费类电子产品中,如何对高速串行接口进行测试也成为了人们日益关注的话题。ADVANTEST T2000测试系统的6Gbps高速串口测试模块(6GSPM)可以为高速串行接口提供全面的测试方案,为高速串行接口的测试提供从验证到量产测试的完备解决方案。