PWM/PSM双模式高压异步整流BUCK电路

为了在全负载范围内取得高转换效率,提出一种根据占空比来自动实现模式跳转的脉冲宽度调制（PWM）/跨脉冲调制（PSM）双模式的低功耗、高压直流电压转换电路.它的输入电压为3～24 V,输出电压为2.5～(VIN-0.5)V.当负载电流较大时,芯片采用开关频率为1 MHz的PWM工作模式;当负载电流减小时,采用开关频率降低的PSM模式,从而保证了在全负载电流变化范围内的高转换效率.PWM到PSM模式的跳转采用简单逻辑及最小占空比电路实现,达到了模式的自动转换.电路采用CSMC公司的0.5 μm 40 V高压混合信号模型设计并完成流片加工.测试结果表明,在5 V的输出下,当输入电压到达最大值24 V时,芯片保持了55%以上的转换效率.芯片在2种模式间可以实现平稳过渡,具有良好的负载电流调整特性.     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

SAToIP的联合自适应时钟恢复机制及性能分析

设计一种应用于SAToIP模式下的联合自适应时钟恢复机制.利用接收端的时间戳进行频率估计,恢复出上行时钟的信息.为了在相同的时间间隔内获得更高的精确度,进行了分频比的统计校正.针对消抖缓存区出现溢出或者“读空”的现象,在缓存区设定门限,进行占满偏移率的补偿.综合利用基于时间戳以及基于消抖缓存区的技术,克服了IP网络的随机时延抖动.仿真结果表明,经过该机制的恢复后的时钟信息优于相关标准的要求.通过对试验样机平台的测试,证实了本机制达到较好的业务性能.     

SOI基SiGe HBT高频功率性能改善技术

为了兼顾高电流增益β和发射极开路集电结的高击穿电压V_CBO与基极开路集电极-发射极间的高击穿电压V_CEO, 有效提升电荷等离子体双极晶体管(bipolar charge plasma transistor, BCPT)的高压大电流处理能力, 利用SILVACO TCAD建立了npn型BCPT的器件模型。考虑到双极晶体管的击穿电压主要取决于集电区掺杂浓度, 首先研究了集电极金属对BCPT性能的影响。分析表明, BCPT集电区的电子浓度强烈依赖于电极金属的功函数, 当采用功函数较大的铝(Al)作为集电极金属时, 由于减小了金属-半导体接触的功函数差, 降低了集电区中诱导产生的电子等离子体浓度, 从而有效降低了集电结空间电荷区峰值电场强度, 减小了峰值电子温度以及峰值电子碰撞电离率, 因此, 达到改善击穿电压V_CBO和V_CEO的目的。然而, 集电区电子浓度的减小会引起基区Kirk效应, 增大基区复合, 降低β。为此, 进一步提出了一种采用衬底偏压结构的BCPT, 通过在发射区和基区下方引入正衬底偏压, 调制发射区和基区有效载流子浓度, 达到提高发射结注入效率、增大β的目的。结果表明: 与仅采用锆(Zr)作为集电极金属的BCPT相比, 该器件的峰值电流增益改善了21.69%, 击穿电压V_CBO和V_CEO分别改善了12.78%和56.41%, 从而有效扩展了BCPT的高功率应用范围。

     

A scalable and low power VLIW DSP core for embedded system design

Aims to provide the block architecture of CoStar3400 DSP that is a high performance, low power and scalable VLIW DSP core, it efficiently deployed a variable-length execution set （VLES） execution model which utilizes the maximum parallelism by allowing multiple address generations and data arithmetic logic units to execute multiple instructions in a single clock cycle. The scalability was provided mainly in using more or less number of functional units according to the intended application. Low power support was added by careful architectural design techniques such as fine-grain clock gating and activation of only the required number of control signals at each stage of the pipeline. The said features of the core make it a suitable candidate for many SoC configurations, especially for compute intensive applications such as wire-line and wireless communications, including infrastructure and subscriber communications. The embedded system designers can efficiently use the scalability and VLIW features of the core by scaling the number of execution units according to specific needs of the application to effectively reduce the power consumption, chip area and time to market the intended final product.