一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。     

应用于CMOS图像传感器的低功耗电容缩减循环ADC

提出了一种应用于CMOS图像传感器的低功耗电容缩减型循环ADC。该ADC在最高有效位(MSB)量化结束后,采样及反馈电容值减为之前的一半,使ADC中开关电容电路的功耗相应减少。同时该ADC在采样阶段应用运放消失调技术,对运放失调电压的敏感度降低。在0.18μm CMOS工艺下应用该结构设计了一个11 bit、833 kS/s的循环ADC。Spectre仿真表明,该ADC的信噪失真比(SNDR)为64.49 dB,无杂散动态范围(SFDR)为68.38 dB,在1.8 V电源电压下的功耗为270μW。与传统结构相比,该ADC的功耗降低了32%。     

C-R型多通道10 bit SAR-ADC设计

采用0.13μm工艺,设计并实现了一款单端CR型分级的10 bit SAR-ADC。在设计中,CR型分级的采用显著降低了芯片面积,高5位的温度计码控制有效消除时钟溃通等误差,自举开关的设计提高了采样精度,前置放大器的高精度静态比较器有效降低失调、提升了转换精度。设计的ADC内核尺寸为580μm×290μm,后仿真结果显示,在采样率1 MS/s下,输入正弦信号200 kHz时,ENOB可达9.5位,EO=1 LSB。     

一种改进的流水线ADC开关电容电路

为降低流水线模数转换器(ADC)中跨导运算放大器(OTA)设计要求,在分析已有开关电容电路(SC)误差消除技术和流水线ADC误差源的基础上,提出一种改进的流水线ADC开关电容电路及与其匹配的OTA设计方案.采用交又差分结构,对虚地电容进行了修正,并将电容失配参数在系统传输函数中消去,使开关电容电路对OTA的增益误差要求降低,并使其瞬态功耗下降.采用CMOS 0.18üm工艺设计了一个分辨率为8位、取样速率200 MHz的ADC作为验证原型,仿真结果表明,该优化结构符合ADC电路高速低功耗要求,可作为信号前端处理模块应用到模数转换电路中.     

一个16位高性能音频Sigma-Delta调制器

设计了一个适用于音频信号系统的sigma-delta调制器.针对24KHz的音频信号,比较了各种调制器结构,选择了二阶一位的采样型结构.sigma-delta调制器工作在1.8V电源电压下,采用全差分开关电容电路,功耗为6.5mW.仿真结果显示在256倍的过采样率,12.288MHz的采样频率下,信噪比(SNR)可达到98dB,实现16位的精度.该调制器采用UMC 0.18μm混合信号工艺实现,电容采用MIM结构,有效面积为0.209mm2.完全可用于设计低成本、高性能芯片.     

一种应用于10位SAR ADC的高精度比较器电路设计

提出一种应用于10位逐次逼近型模数转换器(SAR ADC)的高精度比较器,具有精度高、功耗低的特点。该比较器采用差分结构的前置放大电路,提高输入信号的精度,其自身隔离效果减小了锁存器的回踢噪声和失调电压。动态锁存电路采用两级正反馈,有效提高比较器的响应速度。输出缓冲级电路增强输出级的驱动能力,调整输出波形。该比较器电路采用SMIC 65 nm CMOS工艺技术实现,使用Cadence公司Spectre系列软件对进行仿真,设置工作电压2.5 V,采样频率2 MHz,仿真结果表明,比较器的分辨率是0.542 5 mV,精度达到11位,失调电压为1.405μV,静态功耗为63μW,已成功应用于10位SAR ADC。     

一种用于流水线ADC的高速采样保持电路

介绍了一种适用于10位80MS/s流水线模数转换器(Pipelined ADC)的采样/保持(S/H)电路。该电路为开关电容结构,以0.25μm CMOS工艺实现。采用栅源电压恒定的栅压自举开关和底极板采样技术,极大地减小了采样的非线性失真。基于该S/H电路的流水线A/D转换器在80MHz采样率下,输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为84.9dB,有效位数(ENOB)达到10位。     

一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC

设计了一个10位分辨率，20 MS/s采样率的逐次逼近型模拟数字转换器(SAR ADC)。该电路通过采用分段式电容阵列设计，缩短了量化过程中高位电容翻转后所需要的稳定时间，从而提高了量化速度。此外，还提出了一种新颖、高效的比较器校准方法，以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造，核心面积为0.213 5 mm²。实际测试结果表明，在1.8 V电源电压、20 MS/s采样频率下，该ADC的信号噪声失真比(SNDR)达到了58.24 dB。     

一种10 bit 1 MS/s SAR ADC的设计实现

基于0.13μm CMOS工艺,设计了一种采样率达到1 MS/s的10位逐次逼近模数转换器,其中逐次逼近数字控制逻辑采用全定制的方法,减小了数字单元的面积和功耗;比较器中的预放大器分别采用了二极管连接和开关管复位的方式将各级运放的输出短接,加快比较速度,最后一级锁存器采用改进的两级动态锁存器,进一步提升比较速度的同时降低了失调误差。实验结果表明,1.2 V电源电压下,所设计的ADC采样率达到1 MS/s,输入信号频率为12.5 kHz时,测得的输出信号信噪比为54.47 dB,SFDR为45.18 dB。     

一种应用于SoC的高速数模转换器的设计

数模转换器(DAC)是片上集成系统(SoC)中的重要模块.本文提出了一种应用于SoC的高速高精度DAC设计.该设计使用电流驱动型结构,在SMIC 0.18μm CMOS工艺下实现,其分辨率为10位.最高采样率可达到300MS/s.在采样率为200MS/s,输入信号为20.8MHz时,DAC的无杂散动态范围(SFDR)可达到66.27dB.此时DAC总功耗仅为22.7mW.