基于0.18μm CMOS工艺的3.1~10.6GHz超宽带LNA设计

本文基于特许0.18μm CMOS工艺,提出了一种新型的低复杂3.1~10.6GHz超宽带LNA电路,它由两级简单的放大器通过级间电感连接构成。第一级放大器使用电阻电流复用结构和双电感退化技术来达到宽带输入匹配和低噪声性能,第二级放大器使用带电感峰值技术的共源级放大器来同时达到高平坦增益和好的宽带性能。测试结果表明,在3.1~10.6GHz频段内,提出的超宽带LNA的最大功率增益为15.6dB,S12为-45dB,输入输出隔离度小于-10dB,噪声系数NF为2.8~4.7dB,在6GHz时的输入三阶交调点IIP3为-7.1dBm。芯片在1.5V电源电压下,消耗的功率为14.1mW,芯片总面积为0.8mm0.9mm。     

1.3GHz 0.25μm CMOS低噪声放大器的设计

设计了一种基于0．25μm CMOS工艺的共源共栅型1．3GHz的LNA。从噪声优化、增益及阻抗匹配角度详细分析了电路的设计方法，讨论了寄生电容Cgd、C_match_in及共栅管沟道宽度W2对LNA性能的影响。采用ADS软件，对W2进行扫描和对LNAS参量和噪声系数进行仿真测试结果表明：该LNA在1．3GHz的工作频率下．具有良好的性能指标，噪声系数fN为1．42dB，增益S21为13．687dB．匹配参数S11为-14．769dB，S22为-14．530dB，反向隔离度S12为-52．955dB。     

基于0.18 μm CMOS工艺的2.4/5.2 GHz双频段LNA的设计

采用0.18 μm CMOS工艺,实现了双频段低噪声放大器设计.通过射频选择开关,电路可以分别工作在无线局域网标准802.11g规定的2.4 GHz和802.11a规定的5.2 GHz频段.该低噪声放大器为共源共栅结构,设计中采用了噪声阻抗和输入阻抗同时匹配的噪声优化技术.电路仿真结果表明:在2.4 GHz频段电路线性增益为15.4 dB,噪声系数为2.3 dB,1 dB压缩点为-12.5 dBm,IIP3为-4.7 dBm;5.2 GHz频段线性增益为12.5 dB,噪声系数为2.9 dB,1 dB压缩点为-11.3 dBm,IIP3为-5.5 dBm.     

800MHz CMOS低噪声放大器的设计

本文采用0.25μm CMOS工艺,设计和研制了800MHz频段低噪声放大器.放大器采用共源共栅结构,芯片内部埋置了螺旋电感.放大器的增益为16.4dB、噪声系数小于1.3dB、工作电压2.5V时,功耗为35mW.测试结果达到了设计指标,一致性良好.     

800MHz CMOS低噪声放大器的设计

本文采用0.25μm CMOS工艺,设计和研制了800MHz频段低噪声放大器.放大器采用共源共栅结构,芯片内部埋置了螺旋电感.放大器的增益为16.4dB、噪声系数小于1.3dB、工作电压2.5V时,功耗为35mW.测试结果达到了设计指标,一致性良好.     

1.9GHz0.18μm CMOS低噪声放大器的设计

针对1.9GHzPHS和DECT无线接入系统的应用,提出了一种可工作于1.2V电压的基于源级电感负反馈共源共栅结构而改进的CMOS低噪声放大器,并对其电路结构、噪声及线性特性等主要性能进行分析。并与传统的低噪声放大器进行对比,该电路采用两级放大结构,通过加入电容和电感负反馈可以分别实现低功耗约束下的噪声优化和高的线性度。采用TSMC0.18μm CMOS工艺模型设计与验证,实验结果表明：该低噪声放大器能很好满足要求,且具有1.4dB的噪声系数和好的线性度,输入1dB压缩点-7.8dBm,增益11dB,功耗11mW。     

低功耗2.4GHz 0.18μm CMOS全集成低噪声放大器设计

我们利用0.18μm CM O S工艺设计了低噪声放大器。所有电感采用片上螺旋电感,全集成在单个芯片上,并实现片内50Ω匹配。本次电路设计分析采用ADS仿真软件,电源电压1V,工作电流8mA,增益为15.4dB,噪声系数2.7dB,线性度指标IIP 3为-0.6dB。结论是CM O S工艺在工艺和模型方面的改进,使得CM O S RF电路设计更为精确,可集成度更高。     

A 0.18μm CMOS gain-switched LNA and mixer with large dynamic range

A 2.4GHz 0.18μm CMOS gain-switched single-end Low Noise Amplifier （LNA） and a passive mixer with no external balun for near-zero-IF （Intermediate Frequency）/RF （Radio Frequency） applications are described. The LNA, fabricated in the 0.18μm 1P6M CMOS technology, adopts a gain-switched technique to increase the linearity and enlarge the dynamic range. The mixer is an IQ-based passive topology. Measurements of the CMOS chip are performed on the FR-4 PCB and the input is matched to 50Ω. Combining LNA and mixer, the front-end measured performances in high gain state are： -15dB of Sll, 18.5dB of voltage gain, 4.6dB of noise figure, 15dBm of IIP3, 85dBm to -10dBm dynamic range. The full circuit drains 6mA from a 1.8V supply.     

A 0.18μm CMOS GAIN-SWITCHED LNA AND MIXER WITH LARGE DYNAMIC RANGE

A 2.4GHz 0.18μm CMOS gain-switched single-end Low Noise Amplifier(LNA) and a passive mixer with no external balun for near-zero-IF(Intermediate Frequency)/RF(Radio Frequency) applications are described.The LNA,fabricated in the 0.18μm 1P6M CMOS technology,adopts a gain-switched technique to increase the linearity and enlarge the dynamic range.The mixer is an IQ-based passive topology.Measurements of the CMOS chip are performed on the FR-4 PCB and the input is matched to 50Ω.Combining LNA and mixer,the front...     

5.2GHz 0.18μm CMOS射频低噪声放大器的设计

采用TSMC 0.18μm CMOS工艺,设计应用于IEEE 802.11a的无线局域网络的低噪声放大器（LNA）。整个电路采用1.8V单电源供电,输入输出匹配良好。用ADS模拟软件对电路进行分析优化,结果表明：在中心频率5.2GHz处,噪声系数为2.51dB,功率增益为17.373dB。     

折叠式共源共栅CMOS LNA的优化设计

基于TSMC 0．18μm CMOS工艺,采用折叠式共源共栅式结构,设计了工作于1．5GHz,电源电压为1．5V的低噪声放大器。采用此结构可以显著增大截止频率,从而可以改善噪声系数。本文主要从结构出发,均衡了噪声系数,阻抗匹配,增益以及线性度,并在ADS仿真平台上进行了优化与仿真模拟,在中心频率处,噪声系数为0．617dB,增益S21为31．713dB,输入反射系数S11为-21．548dB,1dB压缩点为-11dBm。其仿真结果与设计指标基本一致。     

0.18μm CMOS X波段接收机射频前端设计

本文给出了一个采用TSMC 0.18 m CMOS工艺应用于X波段SAR(合成孔径雷达)的单片接收机射频前端的设计。接收机前端由低噪声放大器和混频器组成,低噪声放大器工作在9 GHz~11GHz,混频器将10GHz的射频信号转换到2GHz中频,本振信号由片外提供。在X波段频率下,尽管CMOS 0.18μm工艺特征频率比较低,工作仍然实现了低噪声系数,提高了集成度。测试结果表明,本设计在300MHz的带宽上实现了20dB的转换增益,噪声系数达到2.7Db,输入1dB压缩点达到-19.2dBm,在1.8V的电源电压下前端消耗26.6mA电流,芯片面积为1.3×0.97mm2。     

基于0.18μm CMOS RF工艺的有源电感设计与优化

提出一种带负反馈的新型折叠共源共栅有源电感,对相关电路结构和参数进行了设计,分析了影响有源电感性能的各种因素.基于TSMC 0.18 μm 1P6M CMOS工艺,利用Cadence SpectreRF对电路进行了仿真和优化,得到电感值最大为138 nH,品质因子Q可达到59.     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺，设计了一种基于增益增强技术的折叠式共源共栅运算放大器，并采用衬底校准技术增大了运放的输入摆幅，可用于13位30MHz采样频率的流水线模数转换器，分析了受流水线性能限制的运放性能. 仿真结果表明运放在1V的输入摆幅下开环增益大于100dB, 8.5pF负载电容下单位增益带宽为322MHz，功耗仅为1.9mW.     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺,设计了一种基于增益增强技术的折叠式共源共栅运算放大器,并采用衬底校准技术增大了运放的输入摆幅,可用于13位30MHz采样频率的流水线模数转换器,分析了受流水线性能限制的运放性能.仿真结果表明运放在1V的输入摆幅下开环增益大于100dB,8.5pF负载电容下单位增益带宽为322MHz,功耗仅为1.9mW.     

一种3.1~10.6GHz超宽带低噪声放大器设计

设计了一种基于TSMC 0.13μm CMOS工艺,用于3.1～10.6GHz带宽的CMOS低噪声放大器。输入级采用共栅极结构,在宽频带内能较好地完成输入匹配。放大级采用共源共栅结构,为整个电路提供合适的增益。输出则采用源极输出器来进行输出匹配。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在3.1GHz～10.6GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于2.5dB,增益为20.5dB,整个电路功耗为8mW。     

1GHz 2μm双极低噪声放大器设计

给出了采用2μm双极工艺实现对1GHz低噪声放大器进行设计的具体方案。并用Ansoft公司的Designer软件进行了设计仿真，利用该方案设计的放大电路十分简单，可满足一定增益（8 dB）且其起伏度小于0.5dB．同时，该放大器的噪声也很低．在1GHz时．其带宽在100MHz内的噪声小于0.75dB。     

一种0.18 μm 2.4G CMOS低噪声放大器的设计

提出了一种基于TSMC 0.18μm CMOS工艺的2.4 G频率下带负反馈的CMOS低噪声放大器。采用带有级间匹配的共源共栅电路结构,使放大器具有较高的增益和反相隔离度,并在输入端加入π型网络,保证较高的品质因数和信噪比。此外,该放大器在输出端引入反馈支路,有效地降低了密勒效应的影响。通过ADS软件仿真得到很好的结果:在1.8 V电压下,输入输出匹配良好,电路增益为为15.15 dB,噪声系数为0.62 dB,直流功耗为7.9 mW。     

基于ADS仿真的数字对讲机LNA设计

这里首先简单介绍了低噪声放大器（LNA）电路的设计理论,然后介绍了数字对讲机中LNA的设计指标。基于这些指标,使用了HP公司提供的芯片AT-41511,详细阐述了基于ADS仿真的适用于数字对讲机中LNA的主要设计步骤。最后在ADS仿真软件下通过s参数及谐波平衡仿真得到设计出的LNA的各项性能参数,在400-470MHz频率范围内噪声系数小于0．8dB,带内增益大于15dB。仿真结果表明,该设计的LNA可以完全满足所给的性能指标要求。