400MHz吞脉冲程序分频器的研制

本文介绍了程序分频器的组成、逻辑设计。及提高速度的措施,该分频器配合双模前置分频器,可使吞脉冲程序分频器频率达420MHz。     

SZ541和SZ551型GaAs高速分频器

本文叙述了SZ541和SZ551分频器工作原理、电路设计和制作工艺技术。电路采用全离子注入平面工艺,L_g为0.6～0.8μm.SZ541GaAs静态分频器可从DC到3GHz工作。SZ551GaAs动态分频器工作带宽为0.5～4.5GHz。     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

基于0.13 μm CMOS工艺的低电压高速1:2分频器设计

在光纤传输系统中,分频器是工作在最高频率的电路之一,起着至关重要的作用,本文就采用了由锁存器构成的数字1:2分频器.采用UMC 0.13μm CMOS工艺,设计了电源电压为1V,工作频率范围为5～20GHz的1:2分频器电路.该电路由基本分频器单元以及输入输出缓冲组成.基本分频器单元采用单端动态负载锁存器.整体电路功耗...     

3GHz硅双极型微波静态分频器的设计

本文报道了一种超高速ＥＣＬ静态二分频器；介绍了该分频器的核心器件─—ＮＰＮ晶体管的结构和实现该结构的有关先进工艺，包括深槽隔离、多晶硅发射极、钻硅化物和浅结薄基区等；使用这种多晶硅发射极晶体管，３ｐｍ特征尺寸设计的１９级环形振荡器的平均门延迟小于５０ｐｓ．讨论了提高分频器工作频率的一些有效方法并给出了３．２ＧＨｚ硅静态分频器的电路设计和版图设计．     

0.35μm CMOS 8.5GHz 1∶8分频器的设计

实现了一个基于触发器结构用0.35μm CMOS工艺实现的1∶8分频器.它由3级1∶2 分频器单元组成,其中第一级为动态分频器,决定了整个芯片的性能,第二、三级为静态分频器,在低频下能稳定工作.分频器采用源极耦合逻辑电路,并在传统的电路结构上进行改进,提高了电路的性能.测试的结果表明,芯片工作速率超过8.5GHz,工作带宽大于2GHz.电路在3.3V电源电压下工作,每个1∶2分频器单元的功耗约为11mW,面积为35μm×50μm.该芯片可应用于高速射频或光电收发机系统中.     

0.35μm CMOS 8 5GHz1∶8分频器的设计

实现了一个基于触发器结构用 0 .35μm CMOS工艺实现的 1∶ 8分频器 .它由 3级 1∶ 2分频器单元组成 ,其中第一级为动态分频器 ,决定了整个芯片的性能 ,第二、三级为静态分频器 ,在低频下能稳定工作 .分频器采用源极耦合逻辑电路 ,并在传统的电路结构上进行改进 ,提高了电路的性能 .测试的结果表明 ,芯片工作速率超过8.5 GHz,工作带宽大于 2 GHz.电路在 3.3V电源电压下工作 ,每个 1∶ 2分频器单元的功耗约为 11m W,面积为35μm× 5 0μm .该芯片可应用于高速射频或光电收发机系统中     

高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

音乐计时芯片乐音组合用分频器的设计

介绍铝栅CMOS高频音乐计时芯片中乐音组合用分频器的设计,电路具有频率高和负载能力强的特点,各级门延迟时间的分配和设计是关键。同时介绍了该分频器各级门的动态特性以及内部用三态门控制结构的优点,给出了平均延迟时间的设计结果,该设计已应用于高频时钟芯片的大批量生产中。     

一种1.8 V 4.8 GHz 0.9 mW 0.18 μm CMOS分频器

给出了一个电源电压为1.8 V、功耗为0.9 mW的4.8 GHz二分频器。该分频器采用基于反转触发器(TFF)的电路结构,使用动态负载,输出I、Q两路正交信号。对设计的电路采用标准UMC 0.18μm CMOS工艺进行了仿真,结果表明,该分频器工作频率可达6.5 GHz。     

一种新型分频器的设计实现

针对现有的常用分频器的使用局限性,介绍了一种可以实现任意小数、分数分频的新型分频器。由预先设置的分频参数,通过使用一个带余数输出的除法器,计算出其商和余数,以确定两个分频器的分频系数和分频次数,通过控制两个分频器交替工作,从而实现任意分频。分析了这种新型分频器的工作原理,提出了一种简单的实现电路,并用VerilongHDL语言描述了该分频器,在FPGA上运行实现,通过仿真证明其可行性。     

用于微波锁相环的分频器

本文介绍了各种微波分频器的性能、特点以及用分频器实现直接分频锁相的微波频率合成源。     

Residual Phase Noise and Time Jitters of Single-Chip Digital Frequency Dividers

In this paper, we demonstrate the residual phase noise of a few microwave frequency dividers which usually limit the performance of frequency synthesizers. In order to compare these dividers under different operation frequencies, we calculate additional time jitters of these dividers by using the measured phase noise. The time jitters are various from~0.1 fs to 43 fs in a bandwidth from 1 Hz to 100 Hz in dependent of models and operation frequencies. The HMC series frequency dividers exhibit outstanding performance for high operation frequencies, and the time jitters can be sub-fs. The time jitters of SP8401, MC10EP139, and MC100LVEL34 are comparable or even below that of HMC series for low operation frequencies.     

高速低功耗多模分频器的设计

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用.为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗.这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换.基于相位转换4模分频器的基本原理,设计了一个2.55 GHz的多模分频器.仿真结果表明,采用0.35μm BiCMOS工艺,在3.3 V电源电压下,分频值为128～255,最大功耗不到14 mW.     

一种可编程的2.4GHz CMOS多模分频器

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz,在差分信号输入下可以工作到2.6GHz以上;在3.3V电源电压下,双模预分频器的工作电流为11mA,多模分频器的工作电流为17mA;不包括PAD的芯片核心区域面积为0.65mm×0.3mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.     

基于螺旋电感的Wilkinson功分器设计

Wilkinson功分器是一种常用的无源器件,随着通信设备小型化的要求越来越高,无源器件的体积成为其发展瓶颈。为解决这个问题,在分析螺旋电感主要参数及等效电路基础上,提出了一种基于π型等效1/4波长传输线原理,利用集总参数元件组成等效微带线电路的集总参数方法,设计出Si沉底上的螺旋电感和片上电容来实现微波单片集成(MMIC)电路的Wil-kinson功分器。实验表明,同等性能情况下,该方法设计的Wilkinson功分器可以有效减少Wil-kinson功分器的外形尺寸。     

An InGaAs/InP 40 GHz CML static frequency divider

Static frequency dividers are widely used as a circuit performance benchmark or figure-of-merit indicator to gauge a particular device technology’s ability to implement high speed digital and integrated high performance mixed-signal circuits.We report a 2:1 static frequency divider in InGaAs/InP heterojunction bipolar transistor technology.This is the first InP based digital integrated circuit ever reported on the mainland of China. The divider is implemented in differential current mode logic(CML) with 30 transistors.The circuit operated at a peak clock frequency of 40 GHz and dissipated 650 mW from a single -5 V supply.     

40GHz InGaAs/InP CML 结构静态分频器

Static frequency dividers are widely used as a circuit performance benchmark or figure-of-merit indicator to gauge a particular device technology's ability to implement high speed digital and integrated high performance mixed-signal circuits.We report a 2:1 static frequency divider in InGaAs/InP heterojunction bipolar transistor technology.This is the first InP based digital integrated circuit ever reported on the mainland of China. The divider is implemented in differential current mode logic(CML) with ...     

MOS电流模逻辑分频器设计

用参数已经优化的MCML(MOS电流模逻辑)电路设计了锁存器,对锁存器的功耗及延迟进行了仿真分析;基于该锁存器分别设计了一个二分频和四分频电路,二分频电路的最高工作频率达到7.7GHz.四分频电路采用两个二分频电路直接级联,由于无缓冲连接,不仅减小了第一级的输出节点电容,同时减小了芯片的面积.电路仿真均在SMIC 0.13μmCMOS工艺下完成.     

WiIkinson功分器改进和研究

随着通信技术的加速发展,传统的Wilkinson功分器已经无法满足多频及宽带的技术需求。基于ADS仿真设计软件,根据传统的功分器原理和结构,设计了一款谐振频率在900MHz附近的标准Wilkinson功分器。考虑到目前的实际需求,对其结构进行了适当调整和改进,从而仿真设计出了频率在900MHz附近的宽带Wilkinson功分器以及谐振频率为900MHz和2．OGHz的双频Wilkinson功分器,并且对其进行了良率分析,最终的仿真结果实现了预期的传输特性。