多处理机中傅里叶变换的并行算法及实现

分析多处理机系统在数字图像处理中的并行化机会,运用数字图像处理中傅里叶变换的特点,在多处理机中实现流水线算法、FFT算法的并行化(二元交换算法)、快速傅里叶变换、基本的主从实现等算法,解决了傅里叶变换和快速傅里叶变换中N取较大值时所产生的顺序复杂性,进而使多处理机系统中多个处理机间更加协调地工作,更加有效地利用CPU。     

快速傅里叶变换的FPGA实现

基于快速傅里叶变换(FFT)运算特点,提出了采用现场可编程门阵列(FPGA)实现高速实时FFT运算的设计方案.该方案技术上采用基4算法以及乒乓RAM的设计思路,较好地解决了溢出处理、双地址生成、整序和总体时序控制的问题,最终实现了在200μs时间内完成1024点的FFT运算,达到了高速实时运算的要求.     

基于FFT的DBPSK多路并行接收机设计

提出一种基于FFT的高效多路并行下变频算法,具有实现难度低,资源利用率高,解调性能与传统DBPSK接收机性能仅相差1 dB等优点。并提出了一种基于该算法的差分二进制相移键控（DBPSK）新型多路并行接收机设计,能够并行处理上千路调制在不同子载波的信号。解决同类问题的传统接收机设计需要为每一路子信道分配独立数字下变频（DDC）模块,增加硬件来提升处理载波数,消耗较多硬件资源。该方法应用于DBPSK多路并行接收机设计中,在较低硬件资源消耗下,获得了良好的接收性能。     

基于FPGA的高性能浮点型FFT处理器设计

根据基2分解的FFT算法理论,采用了流水线与并行结合的方式,设计了一种基于FPGA芯片的FFT计算模块.该模块由地址控制单元和存储单元配合蝶形运算单元,实现了计算长度为1 024点、数据类型为32位浮点型的FFT计算.测试结果表明,该模块在CycloneIII芯片中耗用3 928个LE和123kb的存储器资源,稳定工作频率可达110 MHz,完成1 024点FFT变换时间为95.66μs,具有良好的运算性能.     

用于802.11p的低功耗紧凑型FFT处理器的研究

符合802.11p协议标准的基带与射频芯片是车载无线宽带通信系统的核心,其性能直接决定了车载无线宽带通信系统的性能。快速傅里叶变换(FFT)处理器是决定无线基带芯片性能的核心电路,该文通过分析FFT算法的特点,设计了一种用于802.11p的低功耗紧凑型64点处理器。该FFT处理器采用块浮点运算技术与单蝶形并行结构,极大地提高了FFT处理器的数据运算精度与运算速度。     

实时递推离散傅里叶变换算法（RTR—DFTA）

本文在综合考虑FFT、WFTA及Zhang Y.Z.等各种快速离散傅里叶变换算法的基础上提出DFT的一种递推算法。此算法适用于按任一确定长度对长序列信号流进行递进实时处理并及时输出结果。此算法在上述应用条件下，变换速度比广泛适用的基2FFT算法高log2N/2倍；并且所确定的序列长度N可为任意整数；计算所用程序简单、所占用的内存不多。若以硬件组成信号处理机实现此算法，可比同类现用处理机少用大量运算单元。文中以实例说明了此算法的应用及其优点。     

GFT的性质与快速算法

本文从广义离散富氏变换(GFT)的定义出发,讨论了GFT的各种性质。给出了GFT与离散富氏变换(DFT)的关系,提出了一种采用FFT的GFT快速算法。     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

一种提高DSSS信号载波频率估计精度的算法

针对快速傅里叶变换（fast Fourier transform,FFT）算法频率估计误差较大的问题,采用离散时间傅里叶变换（discrete time Fourier transform,DTFT）辅助FFT估计频率谱峰值,以提高直接序列扩频（direct sequence spreadspectrum,DSSS）信号多普勒测量精度的算法。该算法利用FFT估计频谱最高峰值及次高峰,在对应频点之间平均取10个频率点做DTFT,求幅值的极大值点,以确定频率谱峰值精确位置。仿真实验结果表明,该算法可有效提高捕获过程中DSSS信号频率的测量精度。     

流水并行1-D FFT地址映射算法

讨论了2个流水蝶形单元并行的地址映射算法.由于FFT级间数据读写关系复杂,实现每次并行执行2个蝶式运算的地址产生非常复杂.通过对基2数据流图的改造,将存储器分为2个存储体,各级每个蝶式运算的1对操作数位于同一存储体,并行执行的2对操作数位于不同存储体相同地址,计算结果按原址写回,同时每次计算所需的2个旋转因子地址间存在一定关系,因而可用1个地址产生单元,实现2条流水线并行所需的操作数及旋转因子的并行访问.本地址产生单元易于实现,资源需求少、延时较小,且可使蝶式计算循环次数减少一半.     

一种FFT并行处理机的设计与实现

专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用．为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实现方法．设计了基于精简指令集处理器体系结构的可编程处理单元,以其为核心构成并行处理系统,采用通信矩阵解决了并行系统内各个处理单元间的数据交换问题,实现了1024点快速傅里叶变换的并行处理．实验结果表明,在快速傅里叶变换处理方面,其处理速度比典型数字信号处理器提高30％,且具有系统并行规模大、功能灵活可变、设计复杂程度适当、设计重复利用性好的优点,非常适合在现场可编程逻辑门阵列中以SoC的形式实现．     

CORDIC流水线结构在FFT设计中的改进

针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法以及FFT算法中旋转因子W^p固定不任意的特点,改进了CORDIC流水线的结构形式,使其适应FFT算法．实验证明,这种改进结构既保证了蝶形运算的速度,又节约了芯片资源,适合在FFT芯片设计中使用．     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

基于TMS320C80的FFT算法的并行实现

实时信号处理对ＦＦＴ算法提出了很高的要求,随着行处理技术和新一代数字信号处理芯片的发展,这种需求可以得到满足。本文研究了ＦＦＴ算法的并行性并且基于ＴＭＳ３２０Ｃ８０芯片开发了两种并行ＦＦＴ算法,结果证明其速度和精度都得到了保证。     

PC-Cluster下的FFT并行算法分析

在地震资料处理中,大数据量的FFT运算非常耗费机时,在PC机群上实现FFT的并行运算,是一种低成本高效率的解决手段,但并行算法设计不是简单地串行运算的推广,仅仅考虑计算功能的实现是不够的,还需要考虑到通信的设计等与并行环境相关的因素才能充分挖掘并行系统的计算能力。本文讨论了FFT在PC机群环境下的MPI并行算法的设计思路,并对实际运行效果比较分析,得出了一些提高FFT并行效率的解决方法。     

基于改进旋转因子的高性能FFT硬件设计

针对FFT硬件实现中旋转因子模块占用资源较多的问题,设计高性能单路延时反馈结构的基2²快速傅里叶变换. 采用CORDIC与MCM混合的方法设计旋转因子模块,实现了无需常规乘法器的FFT架构,不必占用DSP48E资源. 对于旋转角度数量较少的W₁₆旋转因子模块,采用基于三输入加法器的MCM方法设计,将加法器数量降到最低. 对于旋转角度数量较多的W₆₄、W₂₅₆和W_{1 024}模块,采用CORDIC方法设计. 依据旋转角度的数学规律,设计旋转角度实时生成模块,与传统的CORDIC方法相比,不需要占用ROM资源,避免了复杂的寻址逻辑和时序控制. 与其他构架相比,设计的16 bit 64点快速傅里叶变换在Xilinx Virtex-7上将单位slice吞吐率提高了35.20%,256点FFT在Virtex-5上提高了30.37%,1 024点FFT在Virtex-7上提高了25.38%.     

低信噪比条件下BOC信号的快捕算法研究

针对全球导航卫星系统中的二进制偏置载波(BOC),介绍了其生成原理,分析了其自相关函数的特点.研究了常用的BPSK-L IKE单边带和双边带捕获算法及其优缺点,结合基于快速傅立叶变换(FFT)的码并行处理结构,利用BOC信号自相关函数以及BOC信号和伪随机噪声码(PRN)序列的互相关函数两者的差值作为捕获算法的输出,给出了一种可以消除自相关函数的边峰带来的模糊性的捕获算法.仿真结果表明:该算法无能量损失,可接受的最低信噪比低于其它算法2 dB,且其复杂度低.     

Design of area and power efficient Radix-4 DIT FFT butterfly unit using floating point fused arithmetic

In this work, power efficient butterfly unit based FFT architecture is presented. The butterfly unit is designed using floating-point fused arithmetic units. The fused arithmetic units include two-term dot product unit and add-subtract unit. In these arithmetic units, operations are performed over complex data values. A modified fused floating-point two-term dot product and an enhanced model for the Radix-4 FFT butterfly unit are proposed. The modified fused two-term dot product is designed using Radix-16 booth multiplier. Radix-16 booth multiplier will reduce the switching activities compared to Radix-8 booth multiplier in existing system and also will reduce the area required. The proposed architecture is implemented efficiently for Radix-4 decimation in time(DIT) FFT butterfly with the two floating-point fused arithmetic units. The proposed enhanced architecture is synthesized, implemented, placed and routed on a FPGA device using Xilinx ISE tool. It is observed that the Radix-4 DIT fused floating-point FFT butterfly requires 50.17% less space and 12.16% reduced power compared to the existing methods and the proposed enhanced model requires 49.82% less space on the FPGA device compared to the proposed design. Also, reduced power consumption is addressed by utilizing the reusability technique, which results in 11.42% of power reduction of the enhanced model compared to the proposed design.     

一种基于多线程技术的并行FFT算法

在传统的串行FFT算法基础上提出了一种基于多线程技术的并行FFT算法．实验数据表明：该算法在一定程度上能提高程序的执行效率，特别是当增大计算负载时，该算法的执行效率与传统的并行算法的比值（加速比）将趋近于处理器的个数．