基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

AES/Rijndael算法协处理器设计与实现

AES／Rijndael算法是高性能的加密算法，具有极佳的抗攻击性能。文章提出了AES／Rijndael算法协处理器的半定制ASIC硬件实现方案，设计兼顾了处理速度与硬件资源耗费。其较高的加密强度，对于保护关键信息的安全具有很强的实用价值。方案在Cyclone系列FPGA芯片上实现，占用逻辑单元1400余个，综合仿真和实测的结果验证了本设计的正确性。     

一种小面积的高吞吐率AES协处理器设计

提出了一种AES协处理器的结构设计,加解密部分采用加解密复用的单个轮函数迭代的无流水线结构,内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度.该协处理器可配置在ECB、CBC或CTR工作模式下,工作模式与数据输入输出的处理不影响处理器的数据吞吐率.基于SMIC 0.13μm CMOS工艺的综合结果表明,该电路的关键路径延时最短为4.45ns,在206 MHz的最高时钟频率下,128位密钥长度下的数据吞吐率可达到2.4Gb/s.电路门数为7.848万门.     

一种CORDIC协处理器核的设计与实现

航天导航计算机、数管系统需要进行大量实时数学运算,而目前绝大多数CPU缺乏对三角函数及超越函数的硬件支持。纯软件实现这些基本函数会占用大量的CPU资源。针对这一情况提出了一种基于CORDIC算法的协处理器核。该核可以提供向量旋转、常用三角函数以及exp、sqrt、ln运算,并且其精度可以进行配置。并且该协处理器通过降低与CPU的交互复杂度,提高了其实时性。该IP核可以较容易地集成进航天电子系统常用的FPGA中,具有高运行频率和低资源占用率,可以被广泛地应用于有高计算需求的嵌入式中,具有较高的工程价值。     

智能卡嵌入式AES/Rijndael协处理器设计

早期的智能卡普遍采用DES(Data Encryption Standard)来进行数据的加/解密,但其安全性已无法满足网上交易和其它一些需要高加密强度的场合.AES即将替代DES成为新的公开的FIPS(Federal Infomation Proces sing Standard,联邦信息处理标准).文中给出一种适合在智能卡上实现该算法的方案.     

AES加密算法的原理与设计实现

2001年11月，NIST确定新的加密算法Rijndael为高级加密标准（AES），以取代安全性已经不能满足需要的的原数据加密标准（DES）。AES属于对称分组密码，可用128、192、256位密钥对128位的分组明文明文行加解密。本文在分析其算法结构和性能特点的基础上，作出了具体的设计实现。     

DES算法IP核设计

通过分析数据加密标准(DES)的算法结构，给出了一种电路实现模型。基于A1tera公司的FPOA系列器件，给出算法IP核的设计，最后对该IP核进行了分析，给出它的性能参数。     

AES密码算法的FPGA实现与仿真

通过对高级加密标准AES算法进行描述,给出了基于FPGA设计的具体设计流程和方法。采用多轮加密过程共用一个轮运算的顺序结构。由于文中的加密模块与解密模块采用相关且不同的初始密钥和不同的密钥扩展模块,结果加强了通信的安全性。采用16位并行总线数据结构,利用16位输入128输出的 FIFO 数据缓存器对输入数据进行缓存,从而完成数据的加解密。最后通过 ISE 13.1仿真验证了该算法设计的正确性。     

低功耗AES S盒的ASIC设计与实现

S盒是高级加密标准（AES）硬件实现的关键，消耗了AES电路的大部分功耗。提出了一种基于合成域的异步流水线结构，以降低整个S盒的功耗。在电路实现中，电平敏感锁存器被插入数据通道中，以屏蔽动态竞争的传播。一种新的异步握手单元H-element组成的锁存控制器用来控制锁存器的开启和关闭。该S盒电路是一款采用0．25μm CMOS工艺的ASIC，较之合成域S盒电路，版图仿真结果表明，该电路以适宜的面积代价实现了低功耗。该电路可应用在诸如智能卡、无线传感器网络（WSN）节点芯片的嵌入式AES加密引擎中。     

高级加密标准AES评判规则

作为DES的替代标准,AES密码算法的选择已成为世人关注的热点问题.美国国家标准与技术协会(NIST)接受了15种候选密码算法的提案,并以统一的规则进行评判,选择优胜者作为AES的算法标准.AES的制定将会成为密码发展史上的又一里程碑.本文对其评判规则做出了简明的阐述.     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.     

一种超小型AES专用处理器的FPGA实现

提出一种基于FPGA的专用处理器设计.它是用于高级加密标准的超小面积设计,支持密钥扩展(现在设计为128位密钥),加密和解密.这个设计采用了完全的8位数据路径宽度,创新的字节替换电路和乘累加器结构,在最小规模的Xilinx Spartan II FPGA芯片XC2S15上实现了一个高级加密标准AES的专用处理器,使用了不到60%的资源.当时钟为70MHz时,可以达到平均加密解密吞吐量2.1Mb/s.主要应用在把低资源占用,低功耗作优先考虑的场合.     

LPCC浮点运算IP核的设计与实现

介绍了线性预测倒谱系数(Linear Prediction Cepstrum Coefficient,LPCC)提取算法,给出该算法的一种浮点IP核实现模型,并详细描述了各个子模块的设计方法。以VHDL作为设计语言,在ISE、ModelSim软件下完成综合和仿真,并在Xilinx Spartan-3 FPGA目标板上实现设计。采用关键路径流水线实现、资源共享等技术进行优化。该IP核计算结果精度高,运算时间短,已经成功应用在嵌入式语音识别系统中。     

基于汉明纠错编码的AES硬件容错设计与实现

提出一种AES硬件容错设计可避免攻击者利用在AES设计环节中插入故障位实现攻击.在原有AES硬件设计中加入汉明码纠错电路,能自动纠正同一字节内的所有单比特故障,硬件仿真实验证明,故障发现率接近100%.针对不同AES设计结构和测试点配置对纠错电路的资源及速度进行了分析,实验结果表明我们提出的硬件容错设计有很强的可行性.     

防御零值功耗攻击的AES SubByte模块设计及其VLSI实现

 密码器件在执行高级加密标准(Advanced Encryption Standard,AES)时常以能量消耗方式泄漏密钥信息,为有效降低其与实际处理数据之间的相关性,该文提出一种具有防御零值功耗攻击性能的AES SubByte模块设计及其VLSI实现方案.首先,在分析GF(256)域求逆算法的基础上,采用关键模块复用的方法,提出一种更为有效的加法性屏蔽求逆算法;然后依此进一步得到一种新型的SubByte模块结构,实现在不影响对所有中间数据进行加法性屏蔽编码的同时,减少电路的芯片开销、提高电路的工作速度.实验结果表明,所设计的电路具有正确的逻辑功能.与传统SubByte模块比较,该设计的最高工作频率和面积都有较大的优化.     

基于硬件控制器的乱序执行抗差分功耗攻击AES芯片

本文描述了一款通过硬件控制器实现乱序执行以抵抗差分功耗攻击（DPA）的AES 芯片。 该芯片实现了高级加密标准（AES）中规定的加密和解密算法。芯片采用细粒度数据流结构, 动态发掘了算法中的字节粒度操作的并发性。文章提出了一个新颖的电路,暂存-匹配-转发 单元（HMF）,作为乱序执行的基本控制结构,将并行的操作以乱序的方式执行。该芯片已 在中芯国际（SMIC）180 纳米工艺下流片。功能测试的结果表明,128 位密钥长度下加密一 组明文的平均功耗为19nJ,裸片面积为0.43mm2。芯片抗功耗攻击的能力通过一个实际攻击 平台进行了评估。实际测试结果表明,在乱序执行情况下,在64000 条样本功耗曲线下无法 识别正确密钥。和确定操作顺序的情况相比,本文提出的通过硬件控制器实现乱序执行的方 法将破解成本至少提高21 倍。     

基于51核的AES算法高速硬件设计与实现

为提高算法的效率,降低密钥运算的复杂度,提升密钥抵抗强力攻击和时间攻击能力,提出一种AES的算法方案。阐述了AES算法原理及片上系统执行AES的工作流程,基于8051软核AES算法IP原理、设计流程以及硬件模块的实现方案,并给出了效率分析及在硬件平台上的验证结果。仿真结果显示,用查表法实现AES,其IP核具有高效性,并可为密码SoC产品的开发体统算法引擎支持。相比较于以往的算法模型,该方案用少量面积换取速度,大幅提高了算法的效率,因此具备良好的应用价值。