考虑温度分布效应的RLC互连延时分析

基于等效Elmore延时模型和分段分布参数思想提出了一种RLC互连延时解析模型,该模型同时考虑了瓦连线温度分布效应和电感效应对延时的影响,更加贴近实际情况,在实际应用中具有重要意义.仿真结果表明,对于简单的RLC互连树形结构而言,所提模型的延时误差在10%以内,且仿真效率高.     

考虑工艺波动影响的RLC互连统计延时

该文提出了一种考虑工艺波动的统计RLC互连延时分析方法。文中首先给出了考虑工艺波动的寄生参数和矩的构建方法,然后基于Weibull分布给出了RLC互连的统计延时模型。所提方法同样适用于已有的延时模型如Elmore模型,等效Elmore模型和D2M模型。通过对几种模型的比较,表明,基于Weibull分布的RLC互连的统计延时模型是最精确的,和HSPICE相比,50%延时误差最大0.11%,蒙特卡洛分析中的均值和平均偏差误差最大2.02%。     

热效应致RLC互连延时变化研究

针对热效应导致RLC互连延时增加的现象进行了研究.提出了一种温度依赖的RLC互连延时模型.该模型可以用以量化热效应对互连延时的影响.仿真结果显示,对于RLC互连,温度每增加20℃,延时将会增加5%-6%.     

一种考虑温度时间-空间分布的解析互连延时模型

本文从热扩散方程出发,得到了互连温度时间-空间分布的解析表达式.考虑互连温度对互连电阻和Elmore延时的影响,同时提出了一种用以分析互连时间-空间温度分布效应对互连延时影响的等效内阻模型.基于所提出的模型,详细地分析了互连长度、输入信号频率和功率对互连延时的影响.所提出的互连温度分布和延时解析模型可以应用于深亚微米温度相关的互连性能分析中.     

考虑工艺波动的RLC互连延时统计模型

基于概率解释算法的原理,提出了一种考虑工艺波动的RLC互连延时统计模型,该模型使用了对数正态分布函数。在给定互连参数波动范围条件下,利用该算法计算延时仅需要采用前两个瞬态。和HSPICE相比,Monte Carlo分析中的均值和平均偏差误差分别低于0.7％和0.51％。模型计算简单且精度高,可以满足互连线仿真要求。     

驱动复杂RLC互连树的逻辑门延时

提出了一个用于估计RL C互连树驱动点导纳的闭端等效π模型,并将其用于驱动复杂RL C互连树的逻辑门延时的估计中.与其他方法相比,它具有结构简单、精度较高的特点     

驱动复杂RLC互连树的逻辑门延时

提出了一个用于估计RLC互连树驱动点导纳的闭端等效π模型,并将其用于驱动复杂RLC互连树的逻辑门延时的估计中.与其他方法相比,它具有结构简单、精度较高的特点.     

基于工艺波动下的互连延时统计模型

为了有效分析工艺波动对互连性能的影响,本文基于对数正态分布函数提出了一种RLC互连延时统计模型。在给定互连参数波动范围条件下,首先得到了电路矩的表达式,然后推导出了RLC互连延时均值和标准差。针对65nm和45nm的RLC互连树进行了验证,和HSPICE相比,采用本文方法计算得到的互连延时均值和标准差误差分别低于1%和5%。仿真表明本文方法具有足够的效率和精度。     

一种稳定的RLC互连π模型构建及其应用

基于RLC互连树节点导纳的低阶矩构建了一种稳定的互连π模型,并讨论了它在互连树延时和逻辑门延时估计中的应用.结果表明,该模型与已有方法相比精度有一定程度的提高.     

互连线延时和串扰的估算方法

本文综述了集成电路中互连线的延时和串扰的估算方法，分析了各种估算方法的精度和复杂度，同时提出了今后互连线延时和串扰估算所需要解决的新问题。     

Waveform analysis and delay prediction for a CMOS gate driving RLC interconnect load

This paper deals with the problem of estimating the performance of a CMOS gate driving RLC interconnect load. The widely accepted model for CMOS gate and interconnect line is used for the representation. The CMOS gate is modeled by an Alpha Power law model, whereas the distributed RLC interconnect is represented by an equivalent π-model. The output waveform and the propagation delay of the inverter are analytically calculated and compared with SPICE simulations. The analytical driver-interconnect load model gives sufficiently close results to SPICE simulations for two different cases of slow and fast input ramps. For each case of stimulation, the model gives an insight to four regions of operation of the CMOS gate. The voltage waveform at the end of an interconnect line is obtained for each region of operation. The SPICE and analytical results for the output voltage waveform and propagation delay match very closely.     

一种稳定的RLC互连Π模型构建及其应用

基于RLC互连树节点导纳的低阶矩构建了一种稳定的互连π模型,并讨论了它在互连树延时和逻辑门延时估计中的应用．结果表明,该模型与已有方法相比精度有一定程度的提高．     

MDSI: Signal Integrity Interconnect Fault Modeling and Testing for SoCs

Unacceptable loss of signal integrity may cause permanent or intermittent harm to the functionality and performance of SoCs. In this paper, we present an abstract model and a new test pattern generation method of signal integrity problems on interconnects. This approach is achieved by considering the effects for testing inputs and parasitic RLC elements of interconnects. We also develop a framework to deal with arbitrary interconnection topology. Experimental results show that the proposed signal integrity fault model is more exact and more powerful for long interconnects than previous approaches.     

一种基于目标延迟约束缓冲器插入的互连优化模型

基于分布式RLC传输线,提出在互连延迟满足日标延迟的条件下,利用托格朗日函数改变插入缓冲器数目与尺寸来减小互连功耗和面积的优化模型.在65nm CMOS工艺下,对两组不同类型的互连线进行计算比较,验证该模型在改善互连功耗与面积方面的优点.此模碰更适合全局瓦连线的优化,而且互连线越长,优化效果越明显,能够应用于纳米级SoC的计算机辅助设计和集成电路优化设计.