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详细介绍了分数分频锁相环的工作原理和特性,以及抑制分数分频锁相环相位调制边带的方法,给出了一个L波段分数分频锁相合成器的实验结果。 相似文献
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小步进频率合成器的设计 总被引:1,自引:0,他引:1
回顾了三种基本的小步进频率合成器设计方法的优缺点。介绍了一种特殊的小步进频率合成器的设计方法,即采用两个大步进频率的单环锁相电路混频,两者步进频率的差较小为r,就能获得输出为小步进频率(为r)的合成器,并给出了相应的理论依据和计算。只要合理设置频率,规避互调分量的影响,就能使合成信号保持大步进频率单环锁相电路较低相位噪声、较短跳频时间和较低杂散信号的特性,而且合成原理简单,几乎不需要电路调试。 相似文献
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锁相环频率合成器在现代电子通信系统中有着广泛的应用。本文主要介绍了锁相环频率合成器的发展历程,各阶段的工作原理,并描述了一个锁相环频率合成器的应用实例。 相似文献
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采用多种频率合成技术,包括DDS技术、PLL技术等,设计了一种带宽200 MHz、全频带相位噪声小于-115dBc/Hz@5kHz、步进频率小于0.1Hz的X波段频率合成器。混频锁相模块中的偏移频率跟随输出频率跳变,从而实现全频带内相位噪声指标基本一致。设计了动态防失锁电路,以解决偏移频率跳变引起的失锁和错误锁定问题。研制结果验证了方案设计和电路设计的可实现性。此频率合成器特点是在X波段兼顾细步进、低相位噪声和高杂散抑制等各项指标。 相似文献
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针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器.方案中采用了基于∑-△调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散.实验结果表明,其杂散小于-70 dBc,锁定时间小于150μs,频率间隔为25 kHz.这些性能可以满足超短波跳频电台的指标要求. 相似文献
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针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器.方案中采用了基于∑-△调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散.实验结果表明,其杂散小于-70 dBc,锁定时间小于150 us,频率间隔为25 kHz,这些性能可以满足超短波跳频电台的指标要求. 相似文献
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小数_N分频锁相频率合成器技术 总被引:2,自引:0,他引:2
本文介绍加快锁相环转换时间一种方法-小数-N颁频锁相环频率合成器技术,并利用FHILIPS公司SA7025器件进一步说明小数-N分频工作原理。 相似文献
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首先提出两种DDS和PLL相结合的频率合成方案,然后介绍DDS芯片AD9850的基本工作原理、性能特点及引脚功能,给出以它作为参考信号源的双环频率合成器实例,并对该频率合成器的硬件电路和软件编程进行了简要说明。 相似文献
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一种L波段的小步进频率合成器 总被引:1,自引:1,他引:1
详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。 相似文献
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《固体电子学研究与进展》2015,(5)
提出了一种用不同频段的频率合成器芯片集成实现小型化宽带锁相源的方案。在小于30mm×20mm的电路板上集成了锁相源所需的全部电路,实现了0.38~4.91GHz的宽带锁相频率源。所设计的频率源在全带宽内输出功率>3.5dBm,相位噪声<-91dBc@1kHz,杂散抑制>76dB。该方案具有非常灵活的可扩充性,能在很小的空间内,进一步实现更宽频带或多频段工作的锁相源。 相似文献
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锁相式频率合成器的设计与改进 总被引:1,自引:0,他引:1
针对目前的锁相式频率合成器分辨能力不高和频率转换时间较长的问题,采用DDS/PLL组合式频率合成器,信号频率的转换时间最短可达到80 ns;在输出前端采用增益可控放大电路,有效解决了信号输出强度随着频率升高而不断衰减的问题,使输出信号幅度稳定在1~1.05 V之间.详细论述了系统的总体结构、软硬件结构,并给出了实验测试结果. 相似文献