片状电感器

<正> 电感器是电子线路中三大无源器件之一。随着表面安装技术的发展,各种片状(贴片式)电感器应运而生。片状电感器是用新型磁性材料、精密薄膜工艺及自动化绕线设备制造的,所以不仅具有极小的尺寸(1μH的体积为1.2×2×0.8mm,1000μH的体积为2.5×3.2×2.5mm),而且还有良好的性能以满足不同工作频率及工作电流的要求。尺寸小的好处是安装密度高,分布电容小。采用自动化设备生产后,片状电感器质量稳定,成本低廉。 片状电感器大部分用于无绳电话、蜂窝电话、汽车电话等高频无线通信设备及高频测试仪器,小部分用于音频—视频设备、计算机软盘驱动器和硬盘驱动器、DC/DC变换器中滤波用的扼流圈等。     

叠层片式电感器技术进展

随着微电子电路、表面贴装(SMT)技术的采用和不断发展完善,轻、薄、短、小、性能可靠、易于装配等特点的片式元器件得到了迅速发展。作为三大无源元件的电阻器和电容器的片式化技术发展十分迅猛,已达到大批量生产和应用阶段,而电感器包括广义的电感器件如变压器、线圈、扼流圈以及与电感器     

片式叠层微波电感器的开发与应用

探讨片式叠层微波电感器的原理，详细研究结构设计、材料以及印刷工艺等对片式叠层微波电感器性能的影响，指出片式叠层微波电感器的应用领域。     

叠层片式陶瓷电感器寄生电容的提取

寄生电容是叠层片式电感器的重要参数,对电感器的Q值和谐振频率影响很大.如何准确估计寄生电容的大小成为电感器设计的一个难题.采用Ansoft Q3D软件建立了叠层片式陶瓷电感器的3D静电场有限元模型,计算了各电极间的杂散电容,然后建立电感器的等效电容网络,列出节点电压方程并求解得到寄生电容.计算结果和测量结果基本一致.瓷...     

银端电极对叠层片式铁氧体电感器电感量的影响

借助射频阻抗/材料分析仪、XRD及SEM,研究了三种银端电极对叠层片式铁氧体电感器电感量的影响。结果发现:银端电极中银比例越高,电感器在电镀后的电感量下降幅度越大;对于使用银质量分数为99.49%的AG78银端电极浆料制作的外形尺寸为1.6 mm×0.8 mm×0.8 mm、电感量为(10±0.1)μH的叠层片式铁氧体电感器,其电镀后的电感量最大降幅达到15.38%。     

酸洗前处理对叠层片式电感器焊接性的影响

采用电子扫描电镜和能谱分析研究了叠层片式电感器(MLCI)端电极的三层结构对焊接性的影响。利用氢氟酸(HF)具有强氧化性的特点对产品端电极银层进行微蚀前处理以起到整平作用,利于镀层的生长。试验结果证明前处理酸洗工艺能够有效改善产品镀层的焊接性。使用质量分数2%的HF进行酸洗,能够有效去除端电极银镀层上的玻璃相成分(SiO2),从而使电感器镀层表面上锡覆盖率大于90%。     

多层芯片堆叠封装方案的优化方法

芯片堆叠封装是提高存储卡类产品存储容量的主流技术之一,采用不同的芯片堆叠方案,可能会产生不同的堆叠效果.针对三种芯片堆叠的初始设计方案进行了分析,指出了堆叠方案失败的原因和不足.结合两种典型芯片堆叠封装结构(金字塔型和悬梁式)的特点,提出了一种采用转接芯片完成焊盘转移的优化方法,并举例进行了芯片堆叠封装方案的说明.最后,对转接芯片的制作及尺寸设计原则进行了研究.     

叠层芯片温度测量实验研究

实验使用MP／MB红外测温仪对加热台及叠层芯片的结构表面进行测试,对所获得的温度数据用Matlab软件进行处理分析。红外测温仪最小测量目标为Ф0．6mm,单层芯片尺寸为4mmx2mm×0．24mm（长×宽×高）。实验得到键合温度为200℃时加热台不同位置的温度上升变化曲线以及叠层芯片结构表面悬臂区域和非悬臂区域的温度上升变化曲线。通过不同区域温度变化曲线的函数拟合,发现指数函数可以很好地描述叠层芯片上层表面温度的变化。这些实验结果对深入研究键合机理有参考意义。     

一种基于热阻网络的叠层芯片结温预测模型

提出了一种基于热阻网络的叠层芯片结温预测模型,该模型根据芯片内各组件的尺寸和热导率计算出对应的热阻,同时考虑了接触热阻和热量耦合效应,从而得到每层芯片在不同功耗情况下的结温预测值。在一个三芯片堆叠结构中,使用提出的方法对芯片结温进行预测,并与ANSYS仿真软件结果作比较,发现结温预测值的相对误差均小于4.5%。因此,该模型仅需根据芯片结构和材料参数,便可快速精确地估算出芯片在不同工作环境下的结温值。     

片式叠层压敏电阻器及其应用

用流延工艺把电极层和半导体陶瓷交错排布，经烧结而成的片式叠层压敏电阻器，其结构类似多层陶瓷电容器。通过与氧化锌压敏电阻器及其他压敏电阻器比较表明，片式叠层压敏电阻器具有优良的性能。并论述这类压敏电阻器在ＩＣ保护、ＣＭＯＳ器件保护、汽车电路系统保护等方面的应用。     

高集成层积阵列天线设计

针对三维层积高集成有源阵列天线辐射单元进行了研究。文中采用包括多谐振模式、宽角阻抗匹配、改进型馈电等措施的多种扩频方式对平面贴片辐射单元进行优化设计,提出了一种高集成层积阵列天线形式。其低剖面、轻量化、高性能的特性满足了下一代高集成有源相控阵天线阵列的发展要求,具有较好的应用前景。     

新型的3D堆叠封装制备工艺及其实验测试

为了满足超大规模集成电路(VLSI)芯片高性能、多功能、小尺寸和低功耗的需求,采用了一种基于贯穿硅通孔(TSV)技术的3D堆叠式封装模型.先用深反应离子刻蚀法(DRIE)形成通孔,然后利用离子化金属电浆(IMP)溅镀法填充通孔,最后用Cu/Sn混合凸点互连芯片和基板,从而形成了3D堆叠式封装的制备工艺样本.对该样本的接触电阻进行了实验测试,结果表明,100 μm2Cu/Sn混合凸点接触电阻约为6.7 mΩ高90 μm的斜通孔电阻在20～30mΩ该模型在高达10 GHz的频率下具有良好的机械和电气性能.     

5. 8GHz 堆叠式功率放大器设计

基于2mm GaAs HBT 工艺,采用堆叠晶体管结构设计了一款5. 8GHz 功率放大器。通常堆叠式功率 放大器在高频情况下,上下两层晶体管间需要电感来完成功率匹配,在芯片设计中其电感会增加版图面积和级间功 耗,为此该设计则利用上层晶体管的基极与地之间的串联电阻、电容等效成堆叠结构级间的感性负载,从而减小了 级间的损耗与匹配难度。实测结果表明,该堆叠功率放大器在5. 8GHz 时增益为20. 6dB,饱和输出功率为29dBm,饱 和输出时功率附加效率达到36. 4%,芯片面积仅为1×0. 85mm2     

基于核的信息安全处理芯片可测性设计

从可测性设计角度讨论了信息安全处理芯片的芯片级测试控制器的设计以及相应核的可测性设计.综合结果显示,所设计的芯片级测试控制器所占用的面积代价非常小.     

一种高密度基因芯片设计的新方法

基因芯片是一种由高密度寡核苷酸探针所形成的微阵列.本文首先提出一种基因芯片上寡核苷酸探针设计的新思想,即变长变覆盖探针优化设计方法,通过该方法设计的寡核苷酸探针的杂交解链温度最大程度地保持一致,可有效地减少碱基杂交错配,提高基因芯片检测结果的可靠性.根据上述核心思想,本文提出具体的检测目标核酸序列及其突变的基因芯片设计方法.     

硅加速度传感器芯片的优化设计研究

介绍了最新设计的双E型硅传感器芯片的结构及其形成工艺。通过控制不同的敏感硅芯片弹性膜的厚度，即可制得不同量程的双E型敏感硅芯片和加速度传感器。