基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。     

基于FPGA的64点FFT处理器设计

采取基-4按频率抽取FFT算法,设计一种可在FPGA上实现的64点、32位长、定点复数FFT处理器.基-4堞形运算单元中采用六级流水线设计,并行处理4路输入/输出数据,能极大地提高FFT的处理速度.该设计采用VHDL描述的多个功能模块,经ModelSim对系统进行逻辑综合与时序仿真.实验证明,利用FPGA实现64点FFT,运算速度快,完全可以处理高速实时信号.     

电力谐波检测中基于FPGA的FFT设计与实现

电力谐波污染治理关键在于谐波检测,而在各种检测谐波的理论方法中,快速傅里叶变换(FFT)算法由于其成熟并易于实现而受到了广泛的应用。在FFT的各种基算法中,基-4算法占用资源适中,并通过优化其复数乘法器设计,使得在利用FPGA实现其FFT结构时,进一步降低了其处理器资源的占用率,从而实现其高速运行。     

混合基可重构FFT处理器的设计与实现

本文提出了一种新型混合基可重构FFT处理器,由支持基-2/3FFT的新型可重构蝶形单元和多路并行无冲突的存储器组成,实现了FFT过程中多路数据并行性和操作的连续性.本设计在TSMC28nm工艺下的最高频率为1.06GHz,同时在Xilinx的XC7V2000T FPGA芯片上搭建了混合基FFT处理器硬件测试系统.对混合基FFT处理器的FPGA硬件测试结果表明,本设计支持基-2、基-3和基-2/3混合模式FFT变换,且执行速度达到给定蝶乘器数量下的理论周期值,对单精度浮点数,混合基FFT处理器可提供10-5的结果精度.     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

基于反馈控制结构的FFT信号处理器设计与FPGA实现

研究了基于FPGA的基-2 FFT算法的设计与实现。为减小硬件资源开销,论文采用蝶形运算单元和控制器单元构成的反馈结构对基-2 FFT处理器的硬件j结构进行了总体设计,采用时序控制方法完成蝶形运算电路设计,采用同步有限状态机(FSM,finite state machine)方法实现了旋转因子系数的产生与控制。并基于Quartus II软件平台,完成了整个FFT处理器电路的FPGA实现,最后通过仿真验证了设计方案的正确性。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

基于FPGA的大时宽带宽积频域脉压设计

主要介绍基于Altera公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法。在分析基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成最大4 096点块浮点FFT。整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。     

OFDM调制中高速FFT处理器的设计与实现

通过对通用算法对比和分析，介绍了一种利用混合基、多块存储器的原位算法构成、能够实现持续处理的多模式FFT处理器的设计和实现。该FFT处理器采用类似块浮点的数据收缩方法，结构简单、速度高、性能好、功耗低，不仅满足高速计算的要求，而且减小了硬件实现的复杂度、易于FPGA实现，因此可以适用于多载波OFDM调制系统中。     

基于FPGA的级联结构FFT处理器的优化设计

为了减少级联结构FFT处理器对缓冲存储器需求量,提出一种基于FPGA用基-16和基-2、基-4、基-8组合的混合基算法实现FFT处理器的设计方案。在1 024点FFT处理器的实现过程中,用优化的基-4蝶形运算核搭建了级联结构的基-16蝶形运算核,并将对同一个地址进行读和写的双端口RAM和乒乓结构的单端口RAM结合使用,从而在不增加逻辑单元使用和保证运算速度的情况下,大大减少了存储单元的使用量。     

基于Cyclone系列FPGA的1 024点FFT算法的实现

介绍了一种用低成本Cyclone系列FPGA(现场可编程门阵列)实现基于按D IF(频率抽取)rad ix 2结构1 024点FFT(快速傅里叶变换)算法的方法。本设计采用Verilog语言编程实现,利用EDA(电子设计自动化)工具对设计进行了仿真、综合,并在开发板上实现板级验证,最后分析了整个设计的性能,说明在低成本Cyclone系列上可以实现高速FFT算法。     

基于FPGA的高速高阶流水线工作FFT设计

为了提高快速傅里叶变换(FFT)处理数据的实时性,本文利用现场可编程阵列(FPGA)逻辑资源丰富、运算速度快的特点以及FFT算法的分级特性,实现了高速、高阶FFT的流水线工作方式设计。通过本文介绍的设计方法,在Xilinx公司Virtex-II系列FPGA上实现了工作频率50MHz以上、数据流水输入、输出的1 024点按时间抽取FFT。     

一种新结构FFT算法及其FPGA实现

本文给出了一种面向FPGA实现的新结构FFT算法,并利用FPGA器件内部丰富的逻辑单元,RAM、ROM和DSP块实现了FFT核心运算的并行化,与利用传统结构实现的FFT相比大大提高了FFT的运算速度,与用DSP实现的FFT相比速度也要快得多。     

基于CMMB标准的新型FFT处理器设计

针对中国移动多媒体广播(CMMB)系统中高速FFT处理器的设计要求,提出了一种新的适用大点数FFT算法的流水线实现结构.采用了混合基4/2、按频率抽取FFT算法,完成了4 096/2 048点,13 bit位宽,定点复数FFr的设计,两个点数的FFT变换能够采用同一套结构实现,节约了资源.设计全部采用VerilogHDL语言描述并通过FPGA仿真验证.     

基于802.11a的OFDM系统基带处理器的FPGA实现

探讨基于802．11a的OFDM系统的硬件构架，给出了适应于OFDM系统的并行存储的高速FFT处理器电路结构，以及实现导频插入、循环前缀的硬件结构。经FPCA验证，在系统时钟频率为20MHz时，64点FFT计算时间为2．55us。     

快速傅里叶变换的硬件实现

随着数字电子技术的发展,数字信号处理的理论和技术以及高密度,高集成度的FPGA得到广泛的应用。根据快速傅里叶变换(FFT)的特点,采用现场可编程逻辑器件(FPGA)并采用移位存储器存储旋转因子的方法来实现FFT的高速和实时性,采用XILINX公司的Virtex系列的芯片做验证。实验结果表明:该方法与一般的方法相比大大地提高了FFT的运算速度,满足了人们对实时性的要求。     

基于FPGA的小波去噪的硬件实现

为了解决传统频域去噪法在光信号处理中单分辨率的局限性,提出了具有多分辨性的小波去噪法,并通过对比验证其有效性。由于小波去噪实现对硬件的要求较高,采用现场可编程门阵列做硬件平台来实现基于分布式算法的小波运算,将复杂的乘法运算转化为简单的并行查表累加过程,提高了运算效率,完成了小波算法的硬件移植。最后设计了基于现场可编程门阵列的采集系统,并在其上进行了小波去噪的硬件验证。结果表明,小波去噪算法在现场可编程门阵列平台上得到了很好的实现,且去噪效果良好。     

LTE系统中的可配置多核并行FFT算法

在LTE系统中,上行链路采用单载波频分多址技术(SC-FDMA),下行链路采用正交频分多址技术(OFDMA),在这两种技术的实现过程中,快速傅里叶变换(FFT)都有着重要的应用。为了提高FFT算法的计算效率,进而提升LTE系统的性能,本文提出了一种基于多核并行处理的点数可配置FFT算法,然后基于硬件实现平台的特点利用OpenMP并行编程语句在PC上对算法进行仿真,最后在FPGA上使用可配置软核MicroBlaze和逻辑资源实现了以上设计。仿真和实现结果表明,在多核环境下计算效率提升显著,尤其在大点数情况下,这对提升整个LTE系统的性能而言是非常有意义的。     

Dynamic Partial Reconfigurable FFT for OFDM Based Communication Systems

This paper presents a novel scalable and runtime dynamically reconfigurable FFT architecture for different wireless standards. With only 8 butterfly units, a reconfigurable FFT architecture for three different FFT points is realized using mixed radix-2²/2³/2⁴ FFT algorithm in a modified Single-path Delay Feedback (SDF) pipelined architecture. Via a proper data flow reconfiguration it can support 64, 128 and 256. It can even be extended up to 8192-point transforms and uses only 13 butterfly units to realize 8192 points. This paper describes the implementation method of 256 and 128 point FFT, which is reconfigured partially from 64 point FFT. The whole system is implemented on a Xilinx XC2VP30 FPGA device. The implementation design addresses area efficiency and flexibility allowing the insertion of the partial modules dynamically to realize various FFT sizes. To verify the efficacy of this dynamic partial reconfigurable FFT design method, a conventional multiplexer based reconfigurable architecture was designed and tested on the same platform. Tested FPGA results for the Dynamic Partial Reconfigurable (DPR) method show the configuration time improvement and good area efficiency as compared to the reconfigurable architecture using conventional multiplexer techniques.