定域再结晶SOI的透射电镜研究

高频感应石墨条加热快速区熔再结晶工艺制备的无籽晶热沉积结构（Ｈｅａｔ－ＳｉｎｋＳｔｒｕｃ－ｔｕｒｅ）ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）硅薄膜具有［１００］取向，其缺陷被限制在厚ＳｉＯ２层上的硅膜中，使薄的ＳｉＯ２层上的硅膜成为无缺陷单晶区，宽度可达５０μｍ以上，在缺陷聚集区观察到的缺陷主要是小角度晶界，绝大多数晶界的取向差都在３°之内．其类型多为混合型晶界，也观察到少量的扭转型和倾斜型晶界．缺陷聚集区中的位错或位错网络的走向是各种各样的，但其位错的柏氏矢量．     

反射条结构激光再结晶SOI的微结构研究

用平面和横断面电子显微术研究了反射条结构激光再结晶ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）的微结构和微缺陷，实验观察表明，正常工艺条件下，经激光再结晶处理后硅膜可分为三个不同的区域：中间为单晶区，膜面取向为［１００］；两侧为再结晶大晶粒区；最外侧为尚未再结晶的多晶区．当工艺条件不适当时，在＂单晶区＂中存在亚晶界和大角晶界；在＂单晶区＂两侧，有排列整齐的１８０°微孪晶，孪晶面为｛１１１｝．再结晶大晶粒的取向没有规律性，多晶区由具有明显织构的柱状晶组成，文中讨论了缺陷出现的原因．     

区熔再结晶SOI技术

前言 特征尺寸不断缩小,每块芯片上的元件数目不断增加,这是硅集成电路(IC)发展的基本趋势。目前商品化VLSI芯片的最小特征尺寸大约为1μm,每块芯片上的元件数大约为100万个。在快到1990年的时候,我们将能看到亚微米特征尺寸和数百万至数千万个元件的芯片出现。随着器件的尺寸及器件之间的间隔缩小到1μm以下,我们需要采用一种新的器件隔离技术,来防止相邻器件之间通过硅衬底出现寄生耦合现象。     

SOI CMOS器件及其应用

介绍SOI技术及其形成方法。介绍SOI CMOS器件的优点、全耗尽(FD)SOI CMOS器件的特点及其应用。     

SOI技术及其应用

综述在氧化物绝缘层上生长硅技术（ＳＯＩ）的优点、特性、制作技术，以及实际应用。肯定了ＳＯＩ结构在半导体电路和器件研制、生产中具有重要的发展前景。指明了这是解决半导体电路和器件在各种辐射粒子影响和离温下工作时高可靠性的一个全新的技术任务。     

再议SOI技术和应用

本文再次介绍SOI晶圆市场,SOI晶圆制造厂商,SOI技术和SOI晶圆的应用。     

SOI技术应用前景广阔

由于芯片上绝缘体(SOI)技术同时具有砷化镓芯片及硅锗芯片的优点,因此,SOI技术在多种应用领域开始展露头角,并且,非常适合某些新兴市场,如256M6DRAM存储器及低功率的可携式系统等。 SOI有许多的特性,其中比较为人称道的是其不受辐射影响的特性、在高温环境下工作的能力及其超低功率需求等。然而,正如任何新兴科技一样,SOI的特点还未被设计者所接受。Soitec USA Inc总裁Andrew Wittkower表示     

SOI技术及其抗辐射加固性能研究

回顾了ＳＯＩ技术的发展过程，阐述了各种ＳＯＩ基本结构，分析了ＳＯＩ结构抗瞬时辐射加固的性能。．     

超薄膜SOI技术与亚微米VLSI

本文介绍了传统的体硅技术在亚微米VLSI中所遇到的限制,超薄膜SOI技术(Ultrathin Silicon-On-Insulator Technology)在小尺寸器件方面具有的特点和长处,讨论了它存在的问题。     

用于制备SOI材料的RF—ZMR技术研究

开发了一种新型的RF-ZMR技术,其主要特点是高频感应加热器的石墨板和双石墨条位于SOI 样品的同侧.这样可提高垂直于硅片表面方向的温度梯度,有利于防止背面熔化,并能采用较厚氧化隔离层.实验证明,采用热沉结构的样品经该系统再结晶处理,可以得到完美的无缺陷晶膜. 硅膜熔化后收球是目前进一步发展SOI-ZMR技术的一个技术难点,实验研究表明,简便的RTN技术能有效地抑制硅膜收球.     

定域SOI区熔再结晶研究

用高频感应石墨条作为红外辐射热源,对淀积在二氧化硅衬底上的多晶硅进行了区熔再结晶.再结晶后硅膜晶粒宽度可达几百微米甚至几毫米以上,长度可在区熔扫描方向延伸到样品尺度.在晶粒中存在大量间隔约10-50μm的亚晶界.采用热沉技术及多晶硅膜厚调制技术对亚晶界进行了定域限制,达到了非常好的效果.TEM分析表明再结晶后硅膜呈[100]晶向.SEM观察表明再结晶后样品具有平整的表面及界面.Raman谱测量表明区熔再结晶后硅膜中张应力很小,约为0.9×10~9 dyne/cm~2.     

SDB/SOI硅材料顶层硅膜均匀性控制研究

介绍了SDB/SOI(Silicon Direct Bonging/Silicon On Insulator)硅材料顶层硅膜均匀性的控制方法.顶层硅膜均匀性控制不好,会直接影响到IC或者其他元器件参数的一致性,造成器件成品率低,材料浪费大.因此,在制备SOI材料时,必须严格控制材料顶层硅厚度的均匀性和重复性.     

基于SOI的集成硅微传感器芯片的制作

为满足小体积、多参数测量的要求,采用SOI硅片,设计了一种测量三轴加速度、绝对压力、温度参数的单片集成硅微传感器,其中加速度、绝对压力传感器基于掺杂硅压阻效应,温度传感器基于掺杂硅电阻温度效应.根据集成传感器的结构,制定了相应的制备工艺步骤.针对芯片上各电阻间金属引线的可靠性问题和加速度传感器质量块吸附问题提出了有效的改进方法.最后给出了集成传感器芯片的性能测试结果.     

基于SOI的集成硅微传感器芯片的制作

为满足小体积、多参数测量的要求,采用SOI硅片,设计了一种测量三轴加速度、绝对压力、温度参数的单片集成硅微传感器,其中加速度、绝对压力传感器基于掺杂硅压阻效应,温度传感器基于掺杂硅电阻温度效应.根据集成传感器的结构,制定了相应的制备工艺步骤.针对芯片上各电阻间金属引线的可靠性问题和加速度传感器质量块吸附问题提出了有效的改进方法.最后给出了集成传感器芯片的性能测试结果.     

Laser Recrystallization of Polycrystalline Silicon in Recessed Structures

The pulsed-laser recrystallization of polysilicon in recessed structures, consisting of a silicon film deposited on a patterned oxide layer on a heat sink, is investigated for the first time. The different thermal environments created by the recess area, when compared to those outside this area, causes the recessed silicon to cool first. The different cooling rates in the continuous silicon film creates lateral temperature gradients, producing large elongated grains. Additionally, the recessed structure can lead to different film microstructures within the recessed area compared to outside this area. This structure is therefore capable of grain engineering different microstructures for polysilicon.     

离子注入硅形成绝缘埋层的红外反射谱分析

高剂量、大束流的O~+或N~+注入硅中经高温退火后能形成质量很好的SOI(Silicon onInsulater)材料。在波数范围为5000—1500cm~(-1)的红外波段内,硅及SiO_2或Si_3N_4绝缘埋层对红外光均无吸收。采用计算机模拟不同处理条件下的样品在该波段范围的红外反射谱,得到了样品的折射率随深度的变化关系,所得结果与透射电子显微镜、离子背散射等方法所得的分析结果符合得很好。     

SOI 动态阈值MOS 研究进展

随着器件尺寸的不断缩小,传统MOS器件遇到工作电压和阈值电压难以等比例缩小的难题,以至于降低电路性能,而工作在低压低功耗领域的SOI DTMOS可以有效地解决这个问题。本文介绍了四种类型的SOI DTMOS器件．其中着重论述了栅体直接连接DTMOS、双栅DTMOS和栅体肖特基接触DTMOS的工作原理和性能．具体分析了优化器件性能的五种方案,探讨了SOI DTMOS存在的优势和不足。最后指出,具有出色性能的SOI DTMOS必将在未来的移动通讯和SOC等低压低功耗电路中占有一席之地。     

体硅、SOI和SiCMOS器件高温特性的研究

首先介绍了体硅 MOS器件在 2 5～ 30 0℃范围高温特性的实测结果和分析 ,进而给出了薄膜 SOI MOS器件在上述温度范围的高温特性模拟结果和分析 ,最后介绍了国际有关报道的Si C MOS器件在 2 2～ 4 50℃范围的高温特性。在上述研究的基础上 ,提出了体硅、SOI和 Si C MOS器件各自所适用的温度范围和应用前景     

SOI／SDB超薄膜全耗尽隐埋n沟MOSFET的解析模型

本文给出了基于SDB材料的无PN结超薄膜全耗尽隐埋n沟型MOSFET的较明确的物理模型,详细分析了它的导电机理,给出了解析表达式.并将本模型的计算结果与实验结果进行了比较,同时进行了一些讨论.     

Strain Reduction in Selectively Grown CdTe by MBE on Nanopatterned Silicon on Insulator (SOI) Substrates

Silicon-based substrates for the epitaxy of HgCdTe are an attractive low-cost choice for monolithic integration of infrared detectors with mature Si technology and high yield. However, progress in heteroepitaxy of CdTe/Si (for subsequent growth of HgCdTe) is limited by the high lattice and thermal mismatch, which creates strain at the heterointerface that results in a high density of dislocations. Previously we have reported on theoretical modeling of strain partitioning between CdTe and Si on nanopatterned silicon on insulator (SOI) substrates. In this paper, we present an experimental study of CdTe epitaxy on nanopatterned (SOI). SOI (100) substrates were patterned with interferometric lithography and reactive ion etching to form a two-dimensional array of silicon pillars with ～250 nm diameter and 1 μm pitch. MBE was used to grow CdTe selectively on the silicon nanopillars. Selective growth of CdTe was confirmed by scanning electron microscopy (SEM), atomic force microscopy (AFM), and X-ray photoelectron spectroscopy (XPS). Coalescence of CdTe on the silicon nanoislands has been observed from the SEM characterization. Selective growth was achieved with a two-step growth process involving desorption of the nucleation layer followed by regrowth of CdTe at a rate of 0.2 Å s^?1. Strain measurements by Raman spectroscopy show a comparable Raman shift (2.7 ± 2 cm^?1 from the bulk value of 170 cm^?1) in CdTe grown on nanopatterned SOI and planar silicon (Raman shift of 4.4 ± 2 cm^?1), indicating similar strain on the nanopatterned substrates.