高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。     

IPSec加密芯片中AES加密核的设计与FPGA实现

为了提高IPSec加密芯片中AES加密核的数据处理速度,提出一种AES算法的FPGA改进结构.在对AES算法分析的基础上,优化了列混合运算模块,降低系统硬件资源消耗;提出两级内部流水结构,进一步缩短关键路径,提高系统运行时钟频率.仿真和实测结果表明:优化后AES核可以稳定工作于100 MHz,吞吐量提高为原来的1.5倍...     

AES算法的快速硬件设计与实现

基于FPGA并采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的硬件设计方法。在使用较低时钟频率的情况下,可以获得更大的数据吞吐量和更快的传输速度。     

一种应用于生物识别领域的AES算法

生物识别技术已广受重视,利用AES加密算法对生物识别过程中的特征模板进行加密可以大大提高生物识别技术的安全性.为提高AES加密算法的吞吐率,使其更好地应用于生物识别领域,以FPGA为实现主体,采用串行缓存结构,充分利用FPGA并行处理的特点,成功实现了一种大吞吐量的AES算法.最后在Xilinx的XC7A200T芯片上对算法进行了验证,经计算其理论吞吐量可以达到30.3 Gb/s.     

通用密码处理器在FPGA中的实现

考虑密码应用中存在密码算法基本操作的多样性、使用的复杂性和安全需求等因素,讨论了一种通用密码处理器的设计方案,并在FPGA上实现了该设计的原型。原型的主要设计思想是在一个精简的64位处理器中挂上所需要的密码算法功能部件再增加相应的指令。该原型支持39条指令,除DES、AES和正规基乘法MMU外其它指令都在一个时钟周期完成。支持DES、3DES和AES算法的任意工作模式,同时支持RSA、特征P和特征2上最优正规基的ECC。     

AES算法的硬件实现分析与设计

分析了AES算法的结构特点,对算法的不同硬件实现方式进行了对比分析,分析结果表明,不同的实现方式在算法应用模式支持、运行频率、资源占用、吞吐量方面各有优缺点,需要根据具体应用需求采用合适的实现方式。对AES算法不同实现方式的分析以及提出的设计结构对于其他类似的分组密码算法实现也具有参考价值。     

基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

基于FPGA快速AES算法IP核的设计与实现

用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。     

面向CBC模式的AES高速芯片设计与实现

为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。     

全数字化PET系统时间信号基准模块设计

为了满足为全数字化PET（正电子发射断层扫描仪）系统中前端电子学模块提供时间信号基准的时钟信号的要求,采用FPGA和AD9516-4芯片设计了一种时间信号基准模块。针对时间信号基准的要求,提出了通过参考基准频率由锁相环产生高频信号,同时利用分频器实现了对高频时钟信号的分频,并用LVDS（低电压差分信号）模式对生成的多路时钟信号进行输出,从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块,本方法具有高精确度,低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用,验证了该模块具有高精确度和高稳定性的特点。     

可重构GrΦstl设计研究及其FPGA实现

GrΦstl是继承MD迭代结构和沿用AES压缩函数的SHA-3候选算法。目前的研究只针对GrΦstl算法的一种或两种参数版本进行实现,并没有针对GrΦstl四种参数版本的设计,缺少灵活性。在分析GrΦstl算法的基础上,采用可重构的设计思想,在FPGA上实现了GrΦstl四种参数版本。实验结果表明,在Xilinx Virtex-5 FPGA平台上,四参数可重构方案的面积为4279 slices,时钟频率为223.32 MHz,与已有的实现方法相比,具有面积小、时钟频率高及灵活性等优点。     

可重构Grostl设计研究及其FPGA实现

Grostl是继承MD迭代结构和沿用AES压缩函数的SHA．3候选算法。目前的研究只针对Grostl算法的一种或两种参数版本进行实现,并没有针对Grcstl四种参数版本的设计,缺少灵活性。在分析Gr#stl算法的基础上,采用可重构的设计思想,在FPGA上实现了Grcstl四种参数版本。实验结果表明,在XilinxVirtex一5FPGA平台上,四参数可重构方案的面积为4279slices,时钟频率为223．32MHz,与已有的实现方法相比,具有面积小、时钟频率高及灵活性等优点。     

可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

基于FPGA的GIFT分组密码算法实现

GIFT算法作为PRESENT算法的改进版本,结构上更加简洁高效,在FPGA上运行时,性能仍然存在提升空间。对此提出了一种新的实现方案,通过将算法的40轮迭代计算优化为20轮迭,并将加解密与轮密钥生成操作并行执行。在xc6slx16 FPGA平台综合后,频率可达194 MHz,吞吐量可达1.2 Gbps,消耗时钟周期21个,结果表明,所提方法相比现有工作具有更好的性能表现和更少的时钟周期消耗,实现在FPGA上高速运行是切实可行的。     

基于拟态计算机的SHA512算法高吞吐量实现

哈希函数SHA512是一种目前广泛使用的加密算法,在现代加密学中占据很重要的地位。鉴于拟态计算机高性能和高效能的特点,对SHA512算法进行了深入分析,提出了基于拟态计算机的全流水线结构的实现方案。为了提高算法的运算速率,在关键路径对加法运算进行了优化,并且配合全流水线结构,减少了加密一个数据分组所需要的时钟周期数,提高了数据吞吐率。在拟态计算机上实际运行,芯片工作在130 MHz的时钟频率下,数据吞吐率达到133 120 Mbits/s,性能得到了显著提高,且能效比高于通用服务器的能效比。     

AES的高性能硬件设计与研究

分析了高级加密标准算法（AES）的原理，并在此基础上对AES的硬件实现方法进行研究，用硬件设计语言（Verilog HDL）描述了该算法的基本过程和结构。完成了分组长度为128比特的AES加／解密芯片设计。仿真结果表明，在时钟频率为25MHz前提下，加／解密速度达3Gbit／sec。处理速度达到世界领先水平。     

Keccak算法|海绵结构|哈希算法|可重构|现场可编程门阵列

在分析研究Keccak算法的基础上,针对现有Keccak算法的硬件实现方案版本单一,应用不灵活的问题,设计了一种高性能可重构的Keccak算法硬件实现方案。实验结果表明:该方案在Xilinx 公司的现场可编程门阵列(FPGA)Virtex-5平台上的时钟频率可达214MHz,占用1607slices;该方案具有吞吐量高(9131Mbps),应用灵活性好,可支持4种不同参数版本的优点。     

FPGA implementation and performance evaluation of a high throughput crypto coprocessor

This paper describes the FPGA implementation of FastCrypto, which extends a general-purpose processor with a crypto coprocessor for encrypting/decrypting data. Moreover, it studies the trade-offs between FastCrypto performance and design parameters, including the number of stages per round, the number of parallel Advance Encryption Standard (AES) pipelines, and the size of the queues. Besides, it shows the effect of memory latency on the FastCrypto performance. FastCrypto is implemented with VHDL programming language on Xilinx Virtex V FPGA. A throughput of 222 Gb/s at 444 MHz can be achieved on four parallel AES pipelines. To reduce the power consumption, the frequency of four parallel AES pipelines is reduced to 100 MHz while the other components are running at 400 MHz. In this case, our results show a FastCrypto performance of 61.725 bits per clock cycle (b/cc) when 128-bit single-port L2 cache memory is used. However, increasing the memory bus width to 256-bit or using 128-bit dual-port memory, improves the performance to 112.5 b/cc (45 Gb/s at 400 MHz), which represents 88% of the ideal performance (128 b/cc).