14 nm FinFET栅围寄生电容的建模与拟合

提出了一种基于保角映射方法的14 nm鳍式场效应晶体管(FinFET)器件栅围寄生电容建模的方法。对FinFET器件按三维几何结构划分寄生电容的种类,再借助坐标变换推导出等效电容计算模型,准确表征了不同鳍宽、鳍高、栅高和层间介质材料等因素对寄生电容的依赖关系。为了验证该寄生电容模型的准确性,对不同结构参数的寄生电容进行三维TCAD仿真。结果表明,模型计算结果与仿真结果的拟合度好,准确地反映了器件结构与寄生电容之间的依赖关系。     

一种新型双Fin ESD防护单元研究

为满足小尺寸器件的ESD防护需求,基于Fin技术,提出了一种具有寄生SCR的STI双Fin结构。通过采用双Fin布局和深掺杂技术,减小了器件的基区宽度,避免了Fin技术中由弱电导调制导致的SCR无法开启的现象。仿真结果表明,相比于DFSD结构,新结构失效电流I_t2/Wlayout从21.67 mA/μm增加到28.33 mA/μm;触发电压V_t1从14.08 V减小到9.64 V。在ESD来临时,新结构能够实现有效的开启,泄放大电流。     

栅控二极管ESD工艺优化方法研究

为解决通过更改器件设计来提升电路抗静电放电（ESD）能力时成本高的问题,从栅控二极管的工艺出发,研究CAN总线电路抗ESD能力提升方法。通过TCAD仿真,评估了沟道掺杂对于栅控二极管抗ESD能力的影响,发现调整ESD离子注入工艺可以优化栅控二极管导通电阻,提高ESD保护窗口内的泄流能力,将电路抗ESD能力从2 000 V提高到3 000 V,为电路级芯片的失效问题提供了一种解决方案。     

FinFET静电可靠性及新型Fix-base SOI FinFET研究

在鳍型场效应晶体管(SOI FinFET)相关静电防护技术研究基础上,提出了一种新型的体区接触固定型绝缘体上硅鳍型场效应晶体管泄放钳位装置(Fix-base SOI FinFET Clamp)。该新型结构的器件解决了基区接触浮空在静电防护设计时引起的一系列问题,而且对正常的FinFET工艺具有良好的兼容性。通过计算机辅助工艺设计(TCAD)仿真论证了Fix-base SOI FinFET Clamp具有明显效果,详细阐述和讨论了SOI FinFET和Fix-base SOI FinFET Clamp工作状态下的电流和热分布。     

65nm CMOS工艺下新型静电防护衬底改造GGNMOS

为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65 nm CMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS.测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5％)等优点.     

考虑背栅偏置的FOI FinFET电流模型

建立了绝缘体上鳍(FOI)鳍式场效应晶体管(FinFET)的电流模型,通过推导出背栅对前栅的耦合系数,使电流模型可以预测背栅电压对沟道电流的影响。该模型可以较为精准地预测实验数据和TCAD仿真结果,并且对于FOI FinFET的鳍宽和侧壁倾斜角等几何参数有较宽的适用范围。通过提取耦合系数,证明了背栅对前栅的耦合效应将随着鳍宽和侧壁倾角的增大而增强,而鳍底部的夹角对沟道的影响可以忽略。所提出的模型可以用于建立BSIM模型,指导设计者优化器件性能,以及进行背栅偏置的低功耗集成电路设计。     

纳米FinFET鳍型优化

FinFET作为22nm以下节点最有发展潜力的器件结构,受到广泛关注。不同于传统研究多定性探讨FinFET尺寸变化对其性能的关系,文中定量分析了亚10nm尺度下鳍形状对器件性能参数的影响,通过对阈值电压、开关电流比、泄漏电流等基本参数的综合考虑,给出了鳍形状的优化设计。在此基础上,优化沟道掺杂浓度,平衡了阈值电压与开关电流比,使器件具有了优秀的性能,适用于数字电路的设计应用。     

ESD防护仿真技术研究

静电放电（ESD）一直是电子产品的重大威胁,严重的还会造成芯片失效。在设计阶段需对芯片受ESD冲击后的耦合情况进行预测评估,并为芯片设计有效的ESD防护,实现系统级高效ESD设计（SEED）成为发展趋势。文章研究了瞬态抑制二极管（TVS）对静电的响应情况,并将TVS分为回滞型与非回滞型,分别建立了SPICE模型。提出了一种新的ESD发生器电路模型和全波模型,所得电流波形与实测数据吻合较好。两种模型的电流特征值与IEC 61000-4-2:2008要求的偏差较小。为复现完整的系统级ESD测试环境提供了支持,也为探索芯片在系统级ESD测试下的行为模式打下基础。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

部分耗尽SOI ESD保护电路的研究

为了解决SOI技术的ESD问题,我们设计了一种适用于部分耗尽SOI的栅控二极管结构的ESD保护电路,并进行了ESD实验.通过实验研究了SOI顶层硅膜厚度、栅控二极管的沟道长度和沟道宽度,限流电阻以及电火花隙等因素对保护电路抗ESD性能的影响,我们发现综合考虑这些因素,就能够在SOI技术上获得良好的抗ESD性能.     

一种提高ESD性能的高压SBD器件结构研究

提出了一种新型SBD器件结构,并应用于高压SBD产品的研制。该结构通过在肖特基势垒区的硅表面增加一层表面缓冲掺杂层(Improved Surface Buffer Dope),将高压SBD的击穿点从常规结构的PN结保护环区域转移到平坦的肖特基势垒区,从根本上提高了器件的反向静电放电(ESD)和浪涌冲击能力。经流片验证,采用该结构的10A150VSBD产品和10A200VSBD产品均通过了反向静电放电(HBM模式)8kV的考核,达到目前业界领先水平。该结构工艺实现简单,可以应用于100V以上SBD的批量生产。     

基于CMOS工艺的全芯片ESD保护电路设计

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB 0.6 μm CMOS工艺上设计了测试芯片.测试结果表明,芯片的ESD失效电压达到5 kV.     

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。     

静电（ESD）的产生和防护

静电在我们周围随处可以产生,虽然对人体影响不大,但对一些电子元器件却能产生很大影响。有多种办法可以减少甚至消除静电的影响。文中从人体、机器、材料、环境、方法五个方面来介绍了静电的防护。     

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。     

超低压ESD保护器件设计与工艺研究

介绍了一种新颖的超低压保护器件的工作原理、结构特点,并进行了器件结构模拟。结合理论分析与模拟仿真得到超低压1.8～5 V的ESD保护器件系列模型。经过设计与工艺验证,制作出了非常吻合模拟结果的超低压器件,该系列器件具有工作电压低、电容小、漏电小的特点。由于采用新型复合型穿通结构及单片低温减压外延工艺,器件的电参数一致性非常理想,在高速数据线的保护电路中成功地得到应用。     

一种用于ESD保护的双向SCR特性研究

基于0.35 μm CMOS混合信号工艺,实现了一种用于ESD保护的MDDSCR器件。通过堆叠MDDSCR单元来调整维持电压,结合TLP测试结果,说明了关键尺寸和不同的衬底连接方式对器件特性的影响。堆叠DDSCR正向触发电压(Vt1)和维持电压(VH)随着堆叠器件数量的增加而线性增加,但因为存在额外寄生通路,负向Vt1和VH分别维持在20 V和6 V左右。该器件可实现6 kV以上HBM ESD保护能力,广泛应用于汽车电子、无线基站、工业控制等电源或者信号端的双向ESD保护。