一种DC-DC芯片内建可测性设计

DC-DC芯片设计中有许多内部参数需要检测和控制，有限的引脚数目使得直接测试内部参数比较困难. 文中提出一种通用性很强的内建可测性设计方法，在芯片内部设计时只需要增加规模较小的测试电路，就可以在芯片外引脚上测量芯片内部众多的参数.     

一种DC-DC芯片内建可测性设计

DC-DC芯片设计中有许多内部参数需要检测和控制,有限的引脚数目使得直接测试内部参数比较困难.文中提出一种通用性很强的内建可测性设计方法,在芯片内部设计时只需要增加规模较小的测试电路,就可以在芯片外引脚上测量芯片内部众多的参数.     

用于晶元及封装测试的DC-DC内建可测性设计

针对单片DC-DC变换器进行了内建可测性设计。通过控制外围引脚使芯片进入一种特殊的测试状态,利用引脚复用技术,实现对基准电压、振荡频率、导通电阻等多种特性指标的测量。该方法无须外围专用控制结构配合,对于晶元以及封装后的芯片测试全部适用,降低了编程的复杂程度,提高了测试效率。应用于一款TSOT封装的高效电流模同步整流型降压DC-DC变换器中。测试结果表明,内建可测性设计对芯片的正常工作没有任何影响,测试精度满足DC-DC设计要求。     

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

基于电力线通信芯片可测性设计的研究实现

集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。     

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求.文章介绍了基于130 nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现.实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求.     

基于MCU的可测性设计与实现

随着客户需求的复杂化及先进EDA工具的使用,MCU芯片向高复杂性、高集成度、高性能发展,电路规模越来越大,这使得MCU的可测性设计变得越来越困难。介绍了传统测试结构及其局限性,以及优化后的测试结构及其测试策略,实现了CKS32F0XX芯片的测试向量产生及整体测试。     

谈谈电路板的可测性设计

在当今的电子产品生产企业中,为了使电路板质量得到有效监控,都采用了电路板在线测试的方法,但希望被测试的电路板是否能够进行在线测试呢?这就需要进行电路板的可测性设计。     

集成芯片的可测性设计技术

主要介绍了三种可测性设计（DFT）技术,分别是：扫描设计（Scan Design）、边界扫描设计（Boundary Scan Design）和内建自测试设计（BIST）。对于这三种设计技术,分别介绍了其原理和设计过程。     

基于开关电容DC-DC转换器的两路主从输出策略

传统的多路输出开关电容直流-直流转换器的线性调整率与负载调整率不够理想。针对这一问题,文中采用两路时分复用的输出方法,在控制开关相位交织的情况下,分别对主路和从路进行能量传输,并给出具体的调制策略。该输出策略中,主路采用脉冲频率调制,从路则采用脉冲跳跃调制。同时,文中引入平均频率概念,实现了对驱动能力的量化表征。在Cadence软件下进行电路设计,并进行仿真。仿真结果表明,主路的线性调整率为3.01%,负载调整率为3.54%;从路的线性调整率为3.75%,负载调整率为4.28%。     

一种恒压输出的DC-DC升压电路设计

针对DC-DC升压器存在效率低,纹波电压较大,输出电压不稳定等问题,文中开发和设计了一种具有恒定输出电压的DC-DC升压转换器的方法。通过升压电路和电压反馈技术,将波动的输入电压变成恒定的直流电压输出。该设计通过将转换器的输出电压与参考电压相比较,两者的差值会产生一个PWM信号控制升压器的通断时间,从而达到恒定电压输出。仿真结果显示,该实验电路能在频率为20 kHz的连续导通模式中工作,产生24 V的恒定输出电压,输出功率为100 W。     

数传接收机系统可测试性设计

本文从逆向工程的角度出发,通过对数传接收机系统详细的软、硬件以及故障诊断和故障隔离的设计分析,就如何实现系统测试性设计这一课题进行了探讨,阐述了系统测试性设计原理和实现方法。     

一种低噪高输出电压DC—DC变换器设计

针对某航天器设备用的130V高压DC—DC变换器的低噪声要求,采用初级侧隔离的负载端直接反馈控制方式,次级侧采用结合LC低通无源滤波电路和有源滤波电路的两级输出滤波电路设计方法。通过实验,不仅实现了高压DC—DC变换器的低噪声输出,而且通过优化设计,使得两级滤波器的体积较小,可靠性较高,实现了星载应用。     

地面雷达系统级测试性设计方法

自动故障诊断和健康管理已成为地面雷达的重要功能,高质量的测试性设计是实现该功能的基础。地面雷达测试性设计包括系统、分系统和模块三个层级的测试性设计。针对地面雷达的系统级测试性需求,提出了系统级测试性设计流程、系统机内测试的设计方法和中央测试系统的设计方法,介绍了新型数字阵雷达的系统功能测试和故障隔离方案。提出的设计方法对于提高地面雷达测试性设计质量具有较大的指导作用     

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

数字调谐系统芯片DTSO614的可测性设计

介绍了集成电路可测性设计的概念和分类方法,然后以数字调谐系统芯片DTS0614为例,具体介绍了其中的一种即针对性可测性设计方法,包括模块划分、增加控制线和观察点.最后给出了提高电路可测性的另一种方法--内建自测试方法.     

Design for Testability Techniques at the Behavioral and Register-Transfer Levels

Improving testability during the early stages of the design flow can have several benefits, including significantly improved fault coverage, reduced test hardware overheads, and reduced design iteration times. This paper presents an overview of high-level design methodologies that consider testability during the early (behavior and architecture) stages of the design flow, and their testability benefits. The topics reviewed include behavioral and RTL test synthesis approaches that generate easily testable implementations targeting ATPG (full and partial scan) and BIST methodologies, and techniques to use high-level information for ATPG.