通用雷达定时器FPGA方案和设计方法

提出了运用ＦＰＧＡ（现场可编程门阵列）技术设计雷达定时器的优点，分析了设计定时器的方法，并讨论了具体的实现电路，为通用雷达定时器模块化的开展打好基础。     

合成孔径雷达定时器的FPGA实现

给出了一种采用FPGA实现合成孔径雷达定时器的设计方案，通过合理的时钟设计，使全局时钟的畸变达到最小，保证得到高质量同步的全局时钟。同时对工作时钟采用二的幂次方分频后作为脉冲宽度和延时的调整时钟，从向保证了控制精度。实验证明，该定时器具有输出脉冲抖动小，脉冲宽度和延时控制精确，集成度高，可靠性好的优点。     

SRAM在定时器设计中的应用

文章介绍了SRAM作定时信号存储器件的高精度定时器的设计方法 ;介绍了一种 2 4小时内任意定时的多路输出定时器的设计方法。该定时器定时精度高 ,时间设定方便 ,可任意设置和随时调整定时时间 ,通用性强     

恒比定时器在无源雷达时差定位系统中的应用

讨论了时间测量系统中定时器的常见类型和定时原理,以及幅度游动效应和上升时间游动效应的产生机理和影响,介绍了能够消除幅度游动效应的恒比定时器.为了将其适用于无源雷达时差定位系统中,提出了新的改进方法:对数检波恒比定时器.改进后的对数检波恒比定时器已经成功应用于某无源雷达中,有效地提高了定时精度,达到了初始设计目标.     

一种通用型可编程雷达定时器

从工程角度出发，论述了通用型可编程雷达定时器的设计原理，并简要地介绍了其实施方案。     

功能图在555定时器教学中的应用

555定时器的电路结构和功能表复杂和抽象,学生难于短时间内掌握。本文利用图形的形象特点,引入功能图,取代功能表,使学生快速掌握555定时器的功能。他们可以借助功能图来设计555定时器的三个典型应用电路,在学习"数字电子技术基础"课程时取得较好的教学效果。     

一种新型的通用型雷达定时器

介绍一种电路简单、可靠性高的新体制雷达定时器，解决带电适时微调的问题，并论证其可设计成适用于不同雷达的通用定时器。     

基于FPGA双振荡电路定时器的设计

考虑冲击环境下定时器会遇到的问题,并分析了单一的晶体振荡器和谐振振荡器都不能很好地满足抗冲击性和高精度两方面要求,因此提出了一种基于FPGA设计的双振荡定时器。此定时器能有效地解决爆破作业中延时雷管起爆精度和抗冲击性能之间的矛盾。更主要的是CPLD的时序比集成芯片更加容易控制。在FPGA实现,该设计的定时精度达到纳秒级,很好地满足系统性能要求。本方法具有结构简单、成本低、可靠性高、精度高等优点。     

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

一种软件化雷达定时器设计方法

以现场可编程门阵列为平台,提出一种通用定时设计架构,即软件化定时设计方法。它将定时程序划分为软件程序和硬件逻辑两部分,其中硬件逻辑采用定时产生子模块与合成模块实现通用化架构,软件程序为每个子定时配置位置与合成参数,从而实现复杂定时时序的产生。该方法可灵活、快捷调整定时时序,有效提升定时设计与调试效率。     

ISP1362在基于FPGA的红外成像系统中的应用

ISP1362是飞利浦推出的一款USB可编程控制芯片,其内部集成了一个高级主控制器,一个外设控制器,主机和设备控制器兼容USB2．0协议,支持12Mb／s的全速传输和1．5Mb／s的低速传输;芯片有三种工作模式,即主机控制器模式、设备控制器模式和OTG模式。主要针对USB控制芯片ISP1362在基于FPGA的红外成像系统的数据采集中的应用,利用VerilogHDL语言完成其在设备控制器模式下的功能,具有很好的可移植性。     

基于FPGA非相干包络码跟踪环设计

非相干的包络同步码跟踪环不依赖载波跟踪的相位特性,可以解决在信噪比非常低的条件下的本地扩频码和接收扩频码的码同步,进而完成扩频码的稳定跟踪。根据非相干的包络码跟踪环的原理,利用Verilog设计了一个完整的非相干的包络码跟踪环的电路。在设计过程中利用IP核中的乘法器、IIR滤波器、DDS数字频率合成器,简化设计难度并快速形成设计模块。在采用XilinxISE实现上述关键部分电路的设计基础上,同时利用SynplifyPro对设计模块进行了综合,并在Modelsim6.0中对电路进行了功能波形仿真,证明了设计的可行与合理性。这种解决方案相对常规方法既具有软件验证的灵活性,又具有硬件的执行效率。     

应用分布式算法在FPGA平台实现FIR低通滤波器

在利用FPGA实现数字信号处理方面,分布式算法发挥着关键作用,与传统的乘加结构相比,具有并行处理的高效性特点。本文研究了一种16阶FIR滤波器的FPGA设计方法,采用VerilogHDL语言描述设计文件,在XilinxISE7.1i及ModelSimSE6.1b平台上进行了实验仿真及时序分析,并探讨了实际工程中硬件资源利用率及运算速度等问题。     

FPGA开发中按键消抖与单脉冲发生器电路

在介绍FPGA开发中按键消抖电路和单脉冲发生器电路原理的基础上,设计实现了键控单脉冲发生器,利用计数器解决了按键高频消抖问题,并通过按键产生与时钟脉冲完全相同的单脉冲。该单脉冲键控发生器可独立应用于其他FPGA电路设计中。在Quartus环境下给出Veritog HDL语言的行为及描述,并进行仿真实验,结果显示该电路合理可行。     

脉冲雷达高度表串行高度数据接收模块设计

介绍基于现场可编程门阵列(FPGA)的脉冲雷达高度表串行高度数据接收模块的设计,讨论了异步串行接收模块的内部结构、帧格式、同步检测与采样过程以及算法转移状态机。通过仿真波形验证了其内部时序的正确性。     

基于FPGA的PPM调制解调系统设计

光通信技术的蓬勃发展对调制解调技术提出了更高的要求,脉冲位置调制（PPM）有较高的平均功率利用率,传输速率以及较强的抗干扰能力,能够很好地满足实际需求。从脉冲位置调制的基本原理出发,基于FPGA对PPM调制解调系统进行设计,特别是对PPM的帧同步进行详细说明,并用Verilog HDL语言对系统进行时序仿真,验证了设计的正确性。     

SDH中HDB3编解码电路的FPGA实现

SDH传输系统中,为了使传输波形便于提取定时信息和检错,选择HDB3码.通过Verilog HDL编写程序代码,在Quartus Ⅱ 9.0环境下,完成了布局布线和时序仿真,给出了仿真结果,选用ALTERA公司的CycloneⅢ系列FPGA芯片,实验结果与理论输出值一致.     

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用.本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法.