探讨数据通信中差错控制编译码（RS码）的软件算法

本文在较为具体地分析了RS码原理与性质的基础上，详细地推导了实现RS码编码、译码的算法过程，并通过实例对编码、译码的算法进行了数据验证。     

RS码的译码算法及软件实现

针对RS码译码比较复杂的特点，详细介绍了RS码译码的过程和算法，并通过实例说明其软件实现方法。     

RS码编码和译码的算法

本文针对用ＤＳＰ芯片实现ＲＳ码的编码器和译码器的要求,讨论ＲＳ码的编码和译码算法。     

MATLAB在RS码实现中的应用

介绍如何利用MATLAB中的rsenc函数和rsdec函数等来帮助实现RS码的编码和译码程序,以及如何利用MATLAB强大的数值计算能力对RS码的性能测试结果进行数据分析.该方法具有编程简单灵活,计算速度快等特点.     

二维RS乘积码的设计及FPGA实现

RS码具有很强的纠正突发错误的能力,因此广泛应用于无线通信。乘积码进行交织将错误分散,在内码中产生了大量随机错误,这使内码采用RS码纠错效果变得不明显。本文介绍了一种交织方案,极大提高了内码的纠错能力。并采用迭代译码构成了二维RS乘积码。当信道BER=2 99×10-3时, 经过FEC系统纠错译码后BER=0.838×10-7。     

系统极化码的高效低复杂度编译码算法研究

系统极化码能减弱非系统极化码在连续抵消(SC)译码时的误码扩散敏感性,且在相同计算复杂度下拥有更好的误码性能,已被第五代通信系统采用,作为信道编码方式之一。在对系统极化码进行构造时采用经典的巴氏参数界法,编码时采用复杂度低且高效的非迭代编码算法,译码时采用循环校验码(CRC)辅助的基于对数似然比的连续抵消列表算法(LLR-SCL)与再编码结合。仿真结果表明,低信噪比下中等长度的系统极化码的SCL译码性能远优于SC译码;再加以CRC辅助译码后,其性能可得到大幅提升。     

通用快速RS编译码的设计

提出一种针对通用伽罗华域的快速RS编译码技术。该编译码技术利用了时域编码、频域译码,适用于通用的RS码本原生成表达式。分析表明,该技术与传统的时域编译码相比,复杂度明显降低,但仍具有相同的编译码能力,同时b=1本原生成表达式的RS编译码整系统的复杂度最低,仿真结果与理论分析一致。     

RS编译码的c语言实现

该文介绍了RS码的基本原理以及编码的硬件实现电路,并结合课题详述了其用C语言实现的编译码过程。     

RS码频域编译码的计算机模拟

频域编译码是近年来由Ｂｌａｈｕｔ等人提出来的纠错码编译方法。本文介绍了在时域和频域编译ＲＳ码的基本方法，并给出了在移动信息道的简单分群Ｍａｒｋｏｖ模型下频域编译码的计算机模拟方法和结果。     

(16,12) RS缩短码编译码原理及性能分析

在各类数字通信系统以及计算机存储和运算系统经常利用差错控制编码降低误码率,提高通信质量,满足对数据传输通道可靠性的要求. RS 码是一种性能优良的前向纠错码,具有同时纠正随机错误和突发错误的能力,它的构造特点决定了其非常适合于纠正突发性错误.文中在阐述 RS 系统码编译码原理的基础上,提出了(16,12)RS 缩短码的编译码方法,利用 MATLAB 对(16,12)RS 缩短码在高斯信道和瑞利信道条件下的纠错能力进行仿真,并分析其纠错性能     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

基于FPGA的SFBC码译码算法实现

在分析空频分组码（SFBC）编译码算法的基础上,重点研究了译码算法的工程实现方法。为解决SFBC码译码器现场可编程门阵列（FPGA）实现时的复杂性高、占用资源多的问题,提出了一种基于FPGA的优化译码器结构和实现方案,有效减少了资源占有量,提高了处理速度,并在Xilinx的xc4vlx80芯片上实现了SFBC码译码器,通过时序仿真结果验证了译码结构的有效性和实用性。     

DTMB系统中BCH译码算法及其FPGA实现

首先证明了DTMB系统中采用的BCH码是纠错能力为1的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路.考虑到该BCH缩短码的特性,通过修改差错检测电路,使其译码时延缩短34％.实验结果表明,译码器译码正确无误,FPGA资源占用极少.串行译码器总时延为762个时钟周期,最大工作时钟频率可达357 MHz.并行译码器总时延仅为77个时钟周期,最大工作时钟频率可达276 MHz.     

卷积码编码及其Viterbi译码算法的FPGA实现

探讨了卷积码编码及其Viterbi译码算法的FPGA（Field-Programmable GateArray）实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了（2,1,2）卷积码的编码及其Viterbi译码算法的实验仿真结果。     

DVB-S中RS译码的快速算法

本文介绍了DVB-S中RS码的编码及常用的译码算法,然后又介绍了几种有限域中快速傅里叶变换(FFT)算法。提出了一种快速频域译码算法,该算法用速度较快的Good-ThomasFFT和素数域中的半快速算法来优化频域译码算法,使DVB-S中(204,188)RS码的译码速度提高了近10倍。     

DTMB标准中BCH译码算法及其FPGA的实现

首先证明了DTMB标准中采用的BCH码是纠错能力为1的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路。考虑到该BCH码缩短码的特性,通过修改差错检测电路,使其译码时延缩短34%。实现结果表明,译码器译码正确无误,FPGA资源占用极少。串行译码器总时延为762个时钟周期,最大工作时钟频率可达357MHz。并行译码器总时延仅为77个时钟周期,最大工作时钟频率可达276MHz。     

Multiple-Symbol Interleaved RS Codes and Two-Pass Decoding Algorithm

For communication systems with heavy burst noise, an optimal Forward Error Correction(FEC) scheme is expected to have a large burst error correction capability while simultaneously owning moderate random error correction capability. This letter presents a new FEC scheme based on multiple-symbol interleaved Reed-Solomon codes and an associated two-pass decoding algorithm. It is shown that the proposed multi-symbol interleaved Reed-Solomon scheme can achieve nearly twice as much as the burst error correction capability of conventional single-symbol interleaved Reed-Solomon codes with the same code length and code rate.     

RS码迭代译码算法分析

对RS码编译码原理进行了较为详细的描述，在此基础上分析了迭代译码算法。通过对计算机仿真结果的分析，将译码流程图进行了优化。     

RS（16,12）缩短码编译码原理及性能分析

在各类数字通信系统以及计算机存储和运算系统经常利用差错控制编码降低误码率,提高通信质量,满足对数据传输通道可靠性的要求。RS码是一种性能优良的前向纠错码,具有同时纠正随机错误和突发错误的能力,它的构造特点决定了其非常适合于纠正突发性错误。文中在阐述RS系统码编译码原理的基础上,提出了RS（16,12）缩短码的编译码方法,利用MATLAB对R S（16,12）缩短码在高斯信道和瑞利信道条件下的纠错能力进行仿真,并分析其纠错性能。