基于28 nm工艺数字芯片的时钟树设计

针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。     

新型时延可控时钟网络驱动器及其应用

传统的时钟偏差调整方法在应用于超深亚微米工艺时,由于流程各阶段时序一致性的降低会产生失效问题.为此,提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计.该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力,从而获得不同的传输延时.利用此特性,基于电路版图时序分析,通过重构DCCB单元进行时钟偏差调整,优化时钟周期.实验结果表明,与传统方法相比,此方法对时钟周期的缩减比例提高了10%~17%,而芯片面积及功耗保持不变.     

基于SRAM的FPGA导航布局布线方法实现与应用

针对现场可编程门阵列(field programmable gate array,FPGA)芯片验证和测试,提出一种导航布局布线方法.该方法可生成用于FPGA芯片测试的布局布线结果,将其应用于自主研发的辐射加固SOI(silicon-on-insulator)工艺的FPGA芯片VS1000的测试.结果表明,该方法能达到85%的测试覆盖率.对部分漏端路径指定线网的布线,提出考虑指定路径影响的布线方法.结果表明,相对直接忽略指定路径漏端的布线方法,该方法平均可减少22.6%的迭代次数和20.9%的关键路径延时.     

面向宽电压应用的容错时钟门控单元设计

为了将时钟门控技术应用于时序容错系统中,提出具备时序错误检测与自纠正能力的时钟门控单元.该单元通过监测内部虚拟节点电压变化,得到数据晚到信息;利用该监测信息可以重新打开时钟树网络,完成时钟被错误关断情形的当前周期自主现场纠错.给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析,讨论与之对应的纠错方案选择策略.基于SMIC 40 nm LL工艺库,仅新增12个额外的晶体管实现该单元,从原理图和版图2个层面,对其在宽电压工作下的容错能力进行分析验证,并给出集成到系统设计时所需的时序检查方法.将该单元应用于一款商用处理器C-SKY CK802物理设计中,实验结果表明系统能效相对于传统设计提高了64.7%,而时钟树功耗相对于现有的容错设计下降了32%.     

mesh结构NoC的时钟网络研究

分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延迟为非对称瀑布网络的12.5%,局部单方向数据流的通信延迟约为对称瀑布网络的25%,芯片的瞬时功耗约为同步时钟网络的50%。     

基于7 nm NPU预布局的布图优化设计

为了解决7 nm布图设计中直通寄存器在自动布局时不能均匀分布且高宽比相差较大、纵向绕线较多的问题，提出在布图阶段提前布局直通寄存器，并将宏单元放置在模块上下两端以避开直通寄存器密集位置的优化方法；并针对7 nm工艺对宏单元位置的约束，通过工具命令语言（TCL）脚本修复宏单元在布图阶段引起的违例。结果表明：相较于摆放在四周的布图规划，优化后的布图规划中建立时间最差负违例（WNS）减少0.131 ns，负违例总和（TNS）下降约80%，纵向拥塞从9.23%降至0.98%，功耗下降约500 mW；优化布图后执行TCL脚本，宏单元引起的违例下降了288条，相较人工修复节约了90%以上的时间。     

时序快速收敛的区域约束式版图设计

针对深亚微米工艺下版图设计中存在的时序收敛问题,提出了一种区域约束的版图设计方法.通过布局规划将各模块约束在版图的特定区域内,提高逻辑综合阶段预估模块内局部互连线时延的准确性,同时优化模块间的全局互连线用布局布线工具以达到快速的时序收敛.针对50万门的ATSC-8VSB信道解码芯片,采用0.18 μm工艺在商用软件平台上对该方法进行了验证.实验结果表明,只需一次迭代就能实现时序收敛,芯片速度可达到150 MHz.     

基于频率可调驻波振荡器的芯片时钟系统设计

介绍采用基于反型金属氧化物半导体场效应晶体管(IMOS)的变容二极管(varactor)实现频率可调节驻波振荡器的设计结构,通过仿真对比驻波振荡器中可变电容集总式分布和离散式分布对频率调节范围和功耗的影响.在65nm工艺下的仿真结果表明,集总式分布的可变电容可以使驻波振荡器以较小的功耗增长获得更大的频率调节范围,频率调节范围可以达到20%.基于该振荡器提出全局同步芯片、全局异步局部同步芯片中时钟系统设计结构,通过仿真测试这些时钟系统在不同温度波动、电压波动和工艺偏差下的频率变化.仿真结果表明,这些结构可以实现高频时钟在指定芯片区域内的高可靠、可调节传输.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

高速A/D转换器的数字电路设计

介绍用于高速高分辨率流水线结构的模数转换器的数字电路.该数字电路包括时钟发生器和数字校正电路.时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作.该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出.     

IO排布对H．264芯片电源网格的优化

为了优化H．264视频解码芯片电源网格的设计,提出了10单元自动排布算法IOAP,同时完成了相关软件的开发和应用实验．实验结果表明,H．264芯片电源网格得到有效优化,同时布线总长度优化7．22％,布线时间减少16．57％,整个芯片的性能和设计收敛性得到提高。     

基于低摆幅互连线的NoC功耗降低技术

在高性能的片上系统设计中,功耗已经成为制约片上网络发展的重要约束。首先用混合插入方法计算了全局芯片网络中各条路径的延时和功耗。相比起用最优中继驱动器插入方法,这种情况下互连线的延时和功耗分别降低了24.36%和11.81%。在混合插入方法的基础上进行优化后,相比起用混合插入方法,互连线功耗降低了21.75%。     

在i.MX51芯片上降低系统功耗的一种方法

i.MX51芯片是一种小型低功耗的CPU芯片,用在许多移动设备上。在发热和功耗方面都有不俗的表现,但是在有些情况下这还远远不够。文中详细讨论了CPU功耗与系统时钟的关系,采用轻量级嵌入式操作系统ECOS,对时间片调度和实时时钟系统进行了修改。即在ECOS的配置文件中关闭时间片调度机制,然后延长实时时钟的中断间隔,这样就不需要计算时间片,实时时钟的中断也不必以很高的频率产生,从而降低系统在空闲时的功耗。调度器不用定时运行,也可以节省系统功耗,使得系统在Idle状态下不被实时时钟的中断唤醒,从而大大降低系统的功耗。文中给出了实验数据:关闭时间片调度、延长实时时钟中断间隔与打开时间片调度、正常实时时钟中断间隔的功耗比约为1/10。     

基于VHDL语言的快速Reed-Solomon译码器设计

设计了能纠正一个符号错误的 RS(Reed-Solomon)译码器,给出了该译码器的 VHDL 模型。利用XILINX 公司的 Foundation Series 3.1i 集成设计环境完成了该 RS 译码器的 VHDL 源代码输入、功能仿真、布局与布线、时序仿真, 并用 XC4005EPC84可编程逻辑芯片实现了电路设计。     

基于EDA技术的数字系统设计分析

阐述了电子设计自动化（EDA）技术的出现对数字系统设计思想和设计理念的影响,它改变了传统采用固定器件的“积木式”设计模式,通过“自顶向下”的设计思想,采用图形描述或语言描述灵活定义芯片功能,提高了数字系统设计的自由度,减少了所用芯片的种类和数量,缩小了体积,降低了功耗,提高了系统的整体性能。     

芯片动态门限静态功耗的优化技术

提出了一种双阈值电压的动态门限静态功耗优化算法。该算法通过直接统计电路门级节点的松弛裕度,利用静态时序分析其最大松弛裕度及邻节点松弛裕度特征,区分电路中的关键与非关键节点并分步调整其相应的阈值电压,从而有效地实现了对CMOS电路静态功耗的优化设计。基于ISCA85基准实验电路集,采用该技术和以往的算法进行了对比验证。结果表明,该算法在不降低静态功耗优化效率的同时,优化时间缩短了95%以上,适合于超大规模电路静态功耗优化。     

一种用于UHF RFID标签的高稳定度时钟电路

设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.     

一种全新的无源超高频标签芯片架构设计

为降低标签芯片功耗和提高无源超高频射频识别(UHF RFID)系统的识读距离,提出了一种全新的UHF RFID标签芯片架构．基于该架构设计的芯片能够根据读写器发送的命令,自动同步提取解码时钟用于命令解析,同时,能够根据启动盘点周期的query命令中的TRcal的长度以及DR值,生成满足反向散射频率要求的时钟．生成的反向散射时钟频率与制造工艺及芯片工作环境无关,工作中无需校准．相比传统的基于高频率采样时钟的结构,该设计架构不需要产生全局的用于采样数据的高频时钟,以及为自适应调整反向散射频率而在基带所作的复杂的分频,因此具有电路规模小、整体功耗低的优点．采用TSMC 0.18μm mixed signal工艺下的库文件进行仿真以及最终流片,仿真以及测试结果表明,基于该架构的芯片电路在完成相同功能的前提下,电路的整体规模是传统结构的90％,功耗是传统结构的70％．     

基于EDA技术的数字系统的系统综合方法探讨

利用在系统可编程逻辑器件CPLD和FPGA芯片进行数字系统设计时,采用不同的设计算法,对芯片资源的利用率会有不同的结果;因此,用VHDL源代码进行数字系统的设计实现时,为提高芯片资源的利用率,降低功耗,从设计开始就必须考虑一种适合于VHDL源代码综合和能够优化利用所选用芯片资源的设计算法;将系统按功能划分、按多进程进行算法描述,用VHDL源代码描述和综合,最后通过网表文件可得到综合结果;经综合结果分析,可找出一种最优的芯片内逻辑门阵列、寄存器、函数发生器、加法器、存储器和快速进位逻辑等资源的合理使用,使数字系统响应速度尽可能的快,功耗尽可能的低。