基于28nm工艺的CCOpt技术高效时钟树设计

为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)技术,合理利用时钟偏差,同时优化时钟路径和逻辑路径,对时钟网络进行优化,并考察时钟树延时、时序和时钟网络功耗等指标。结果标明:与传统CTS技术相比,采用CCOpt技术时,最差时序违例和违例路径数量减少50%;布局布线时间减少2 h;芯片时钟网络内部互连功耗减少55%,泄漏功耗减少80%,有效提高了数字芯片的性能。     

基于PCF8563时钟芯片的单片机控制声光提示器设计

对以PCF8563芯片为时钟源单片机控制电子声光提示器的结构、原理、PCB电路、外观设计、C语言控制程序等进行了研究,主要从控制系统要求、控制系统硬件电路设计控制程序设计等方面进行了详细阐述.     

基于STC89C51单片机的数字时钟设计

数字时钟是我们生活中必需的计时工具,传统的数字时钟主要结构为石英晶体,其结构特性导致时钟易出现误差且受环境温度影响大.本次设计以单片机替代石英晶体完成时钟的正常工作,其走时更准确,运行更稳定,且可以通过编程实现更多的功能.相比于传统的数字时钟,本设计具备独立的按键控制方式和更好的显示效果,且设计简单、成本低、性能可靠,...     

基于新型汽车总线的数字接口芯片设计

比较BST(Bosch Siemens Temic)、SBW(safe-by-wire) 和DSI(distributed system interface)3种新型汽车安全总线标准.定义BST总线接口芯片的各功能子模块,用VHDL硬件描述语言设计此接口电路.仿真结果表明,总线接口芯片能满足传感器在BST总线协议下通信设计要求.     

基于频率可调驻波振荡器的芯片时钟系统设计

介绍采用基于反型金属氧化物半导体场效应晶体管(IMOS)的变容二极管(varactor)实现频率可调节驻波振荡器的设计结构,通过仿真对比驻波振荡器中可变电容集总式分布和离散式分布对频率调节范围和功耗的影响.在65nm工艺下的仿真结果表明,集总式分布的可变电容可以使驻波振荡器以较小的功耗增长获得更大的频率调节范围,频率调节范围可以达到20%.基于该振荡器提出全局同步芯片、全局异步局部同步芯片中时钟系统设计结构,通过仿真测试这些时钟系统在不同温度波动、电压波动和工艺偏差下的频率变化.仿真结果表明,这些结构可以实现高频时钟在指定芯片区域内的高可靠、可调节传输.     

基于FPGA的全数字时钟生成方法

由数控振荡器(NCO)生成的时钟存在严重的周期性边沿抖动,并且频域上存在较多的杂散信号.为此,在NCO的基础上引入抖动算法和锁相环技术,设计一种改进的全数字时钟生成方法.采用抖动算法产生随机数,并将随机数添加到NCO的数字相位输出端,使得时钟边沿随机提前,从而降低相位抖动的周期性,使杂散的功率均匀化分布到整个频域;利用锁相环技术滤除由于杂散的均匀化而增加的基底噪声.在Matlab中搭建仿真模型,生成几种不同频率的目标时钟,统计结果显示:采用该方法后时钟的相位抖动标准差显著降低.将本设计应用于Spartan-6FPGA,实验结果表明:抖动算法可使杂散白化,锁相环技术可以降低基底噪声,滤除带外杂散.在与现有方法频率稳定度相近的情况下,所提方法输出的时钟信号频率精度大为提高,频率精度和稳定度分别达到7.5×10~(-9)和2.5×10~(-9),并且所得到的时钟信号具有频率适应性.     

基于单片机的日历时钟设计

以AT89S51单片机为主控器件,通过DALLAS公司推出的时钟芯片DS1302、温度传感器芯片DS18820、LCD显示器,设计了数字日历时钟的硬件电路,并绘制了日历时钟的电路原理图。     

基于时钟管理的电源开关设计

本系统综合利用嵌入式微控制器、实时时钟模块、键盘模块、液晶显示模块和电源供电控制模块,实现用电设备的自动定时供电开关控制,适用于无人值守的供电场合。     

串行时钟芯片DS1302的应用

介绍了串行时钟芯片ＤＳ１３０２的原理及应用,并附有ＰＬ／Ｍ９６语言简要说明其编程过程。该芯片采用三线连接,节省口线。数据的读写靠时序控制,且有写保护位,数据不易丢失,时钟准确可靠。     

基于CPLD芯片温控器的设计

设计了一个以Altera公司CPLD芯片EPM7128为核心的温度控制器，该温控器结构简单，性能稳定，适合环境较恶劣的控制场合。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

基于组合法的850nm～950nm滤光片设计与制备

目前使用的薄膜滤光片,其设计与制备有三种基本方式,一是利用特定材料基片,该材料的吸收限正好位于需要的波长处;二是在普通光学玻璃基片上,用真空镀膜法交替形成具有一定厚度的高、低折射率的金属-介质-金属膜或全介质膜,构成法布里-珀珞多光束干涉仪;第三种方式就是前两种方式的组合。本文以组合法为实例,设计并制备出850nm～950nm的全介质硬膜滤光片,可以有效的节约设计时间,简化制造备工艺,降低成本。     

基于Verilog的随机时钟误差测试平台设计

结合视频模式识别模块的仿真验证,介绍了一种基于Verilog的随机时钟误差测试平台的设计方法。利用Verilog提供的随机数生成函数,并对其加以改进,生成一组近似高斯分布的随机向量,仿效输入信号的真实行为对模块进行仿真。实验结果表明:该方法较好地验证了时钟抖动及信号间随机相位偏差对设计的影响,可用于一些需要进行随机测试的仿真验证中。     

65 nm闪存芯片擦除时间退化的优化设计

随着制造工艺进入65 nm节点,闪存的可靠性问题也越来越突出,其中闪存芯片擦除速度随着擦写循环的增加出现明显退化。该文从单个存储器件的擦写退化特性入手,详细讨论了隧穿氧化层缺陷的产生原因、对器件性能的影响及其导致整个芯片擦除时间退化的内在机理,并提出针对性的优化方案:采用阶梯脉冲电压擦写方式减缓存储单元退化;对非选中区块进行字线浮空偏置以抑制擦除时的阵列干扰。该文基于65 nm NOR Flash工艺平台开发了128 Mb闪存芯片,并对该方案进行了验证,测试结果表明,采用优化设计方案的芯片经过10万次擦写后的Sector擦除时间为104.9 ms,较采用常规方案的芯片（大于200 ms）具有明显的提升。     

基于FPGA的LCD驱动芯片的设计

介绍一种基于FPGA的液晶驱动控制器的设计。根据液晶显示屏的逻辑和时序控制要求设计了液晶显示驱动电路,采用硬件描述语言VHDL编制了液晶显示驱动的IP核,该IP核可实现液晶显示屏可变显示坐标的驱动和控制。该驱动器控制灵活、通用性好,修改相应参数后可实现更大规模液晶显示器的驱动。     

一种砷化镓工艺的双向真时延芯片设计

采用0.25 μm GaAs pHEMT E/D工艺实现了X/ Ku波段的双向真时延芯片的设计。通过在新型长号型延时结构中增加双向选择开关,实现了低插入损耗波动的双向数控可调真时延电路。其延时单元采用四阶和二阶电感耦合全通滤波器实现,单位面积下具有较高的延时量,并通过双向有源开关选择延时路径来控制延时大小。延时芯片的工作带宽为6~18 GHz,可实现3位延时,最小延时步进为15 ps,最大延时范围为106 ps。仿真结果表明,其具有相对较低的插入损耗8.1 ~ 15 dB,且损耗随时延的波动小于±2 dB。芯片尺寸为1.91 mm²,群时延均方根误差小于10 ps,回波损耗大于15 dB,直流功耗为110 mW,输入1 dB压缩点大于7 dBm。     

数字短波阵列天线的时钟同步算法

针对阵列天线端数字采样时钟的同步问题,提出一种高精度的时钟同步算法。在PTP同步协议的基础上,通过对时钟脉冲的上升沿和下降沿检测提高时间戳精度。基于FPGA设计了以双边沿检测算法为核心的时钟同步电路,并搭建仿真平台对算法进行验证。仿真结果表明,该算法能对短波阵列天线输出的阵列信号进行高精度的同步采样。     

基于XML的数字地下空间索引QR树研究

为了提高数字地下空间数据库的存储效率与检索性能,设计基于可扩展标记语言(XML)的数字地下空间索引四叉矩形(QR) 树.该索引将检索过程涉及到的空间限制在整个索引空间的某一部分,XML利用其结构化的特点,改进了传统QR树索引文档与数据结构之间需要序列化的缺点,改善了因数据激增而下降的查找性能;同时利用XML的可扩展性,实现对索引信息规范化、结构化的描述,实现索引文档存储和数据结构组织的显式描述,解决了QR树存储开销较高、结点上溢和下溢问题,实现QR树动态维护,提高索引的稳定性.