亚毫微秒逻辑电路(F100K)性能的分析

<正> 引言随着计算机系统向高速大型机方向发展,对集成电路性能的要求也越来越高。MECL10K 电路是目前广泛使用的 ECL 电路系列,这种电路典型门的传输延迟为2.5ns,而且由于它没有电源,温度补偿性能,对于工作环境的要求是比较严格的。在研制高速大型计算机系统时,必须考虑这方面的要求。F100K 电路是现在世界上已能大量生产并已用于大型计算机系统的亚毫微秒 ECL电路系列。它的典型门的传输延迟为0.7ns,比起 MC10K 来要快得多。因此,在系统     

高速双极型逻辑集成电路——ECL、TTL近况

前言 随着电子数字设备在高速大容量方面不断提出新的要求,对单元逻辑电路速度要求也越来越高。半导体集成工艺技术的飞速发展,已使毫微秒、亚毫微秒逻辑电路的生产和使用成为现实可能。 当前,双极型晶体管逻辑电路主要仍然是分饱和型和非饱和型两大类。市埸大量供应的半导体逻辑集成电路基本型式有:(1)二极管-晶体管逻辑电路(DTL),(2)晶体管-晶体管逻辑集成电路(TTL),(3)射极耦合电流开     

级延迟为4～5毫微秒的STTL门电路

目前国内外生产的中小型数字电子计算机普遍采用TTL数字集成电路(包括浅饱和TTL电路和STTL电路),至于百万次以上的大型电子计算机,在国外几乎都采用ECL电路,而在国内则有二类:一类是采用ECL电路;一类是采用TTL电路。有的单位用STTL电路研制了每秒运算几百万次的大型电子计算机。至今为止,STTL电路无论在速度或集成度方面都还有不少潜力可挖,已批量生产的STTL电路级延迟约在6～8毫微秒,集成度是以小规模电路为主。我们在版子设计和工艺条件等方面采取了若干措施,以不增加功耗和少影响成品率为前提,使级延迟缩短至4～5毫微秒,采用相似的版图和工艺条件研制成的STTL中规模集成电路(20～30门/片)级延迟可降至4毫微秒以下,采用这种中规模STTL门电路,可以制造出一千万次以上的超高速大型电子计算机。本文主要介绍STTL双单门的版图考虑和工艺条件。     

高速MOS存贮器

作为现代电子计算机和电子交换机等信息处理装置的主存贮器和缓冲存贮器,半导体集成电路存贮器正受到注视。本文描述关于采用廉价的MOS集成电路作存贮单元而用双极集成电路作外围电路所构成的超高速缓冲存贮器的可能性的探讨、各个电路的设计、大规模集成(LSI)电路的构成和使用这样LSI电路存贮装置的试制研究结果。LSI是在同一陶瓷基片上把读出线和位线分离的MOS存贮单元和双极外围电路(矩阵、读出放大器)用梁式引线连接起来的多片形式。得到的高性能水平是单个512位LSI的取数时间为6毫微秒,1K字节存贮装置的取数时间为30毫微秒、周期时间为35毫微秒。从存贮装置的特性研究中判明了这次采用的电路形式和LSI的构成方法,对于高速化、高密度化是非常有效的。     

一种用于可穿戴式生理参数检测的集成电路

提出了一种用于处理光电容积脉搏波信号的集成电路结构,将主要应用于可穿戴式多生理参数检测,例如血压、血氧、心率等。电路包括直流、交流分量分离电路,直流分量读出电路,低通滤波器,以及矩形波产生电路。直流、交流分量分离电路由跨阻放大器和金属氧化物半导体晶体管-双极晶体管(MOS-Bipolar)虚拟电阻构成,可以实现0.07-0.7 Hz的高通截止频率;低通滤波器可以实现16 Hz的低通截止频率。电路采用标准0.13μm CMOS工艺设计,电源电压1.2 V。     

基于超导人工传输线的微波低通滤波器

射频低通滤波器是低温微波电路和超导量子态读取电路中不可或缺的器件,用以保护敏感器件不受杂散信号的辐射影响。针对低温系统对器件性能的高要求,本文提出一种基于超导人工传输线设计的低通滤波器。这种方法通过设计每个单元的电感Lu和电容Cu,从而确定低通滤波器的截止频率和特征阻抗。以共面波导为基础结构,在电容部分采用无耗材料设计叶子型手指,在电感部分采用具有动态电感的超导金属材料设计馈线。对设计的滤波器传输特性的电磁仿真结果表明,设计的低通滤波器截止频率为30GHz,特征阻抗为50Ω,阻带到100GHz都在-20dB以下;具有插入损耗小、截止频率精确、带边陡峭、尺寸小、易与其他超导集成电路级联的低通滤波器等优点。     

高速双极只读存贮器的设计考虑

本文描述一种完全用双极工艺制造的高速集成电路只读存贮器的设计发展和性能。讨论两种电路结构。第一种是以1024×1存贮器机构为基础的,第二种是第一种加上可变存贮器格式,三状态输出电路和芯片具有启动功能构成的。列举性能参数证实在已验证的集成电路工艺范围内,只读存贮器(ROM)具备在芯片上全译码,输入输出与标准集成逻辑电路(IC)相适应,1024位存贮器达到小于50毫微秒(ns)的取数时间。     

雪崩晶体管毫微秒脉冲弛张振荡器

<正> 晶体三极管处于雪崩弛张振荡状态获得毫微秒脉冲的电路比一般雪崩晶体管毫微秒脉冲电路结构更为简单性能更为优越。本文所提供的实验电路可用来在50欧负载上获得底宽为3.5毫微秒幅度为30伏或底宽为6毫微秒幅度不小于150伏的尖顶脉冲,且脉冲前沿不大于2毫微秒。一、工作原理     

有源R振荡器

<正> 通常集成电路振荡器都需要外按电容,这给许多含有振荡器电路的集成电路的单片化带来了困难。因而研究不用外接电容的振荡器引起了重视,这就是本文所要介绍的有源R振荡电路。有源R振荡器是基于集成运算放大器具有固有的截止频率这一特性形成的,截止频率的大小由运算放大器内部的寄生电容和内部补偿电容(如μA741)所决定。运算放大器的频率响应通常可视为一阶响应或二阶响应,由此可建立单极点模型或双极点模型。一阶响应的单极点模型为     

读周期为15毫微秒的磁膜存储器的放大器和驱动电路

本文介绍一个读周期为13.5毫微秒,写周期为60毫微秒,容量为4608单元的试验用不破坏读出磁膜存储器的放大器和驱动电路。读出和数位共线所带来的位噪音问题,由于在非线性平衡电路中采用了隧道二极管而得到解决。采用了抑制噪音的非线性负反馈读出放大器,从而进一步提高了信号噪音比。文章还讨论了字驱动电路,它能在50兆周的重复频率下工作,脉宽7毫微秒,脉冲电流达700毫安。     

一台20兆周不破坏读出薄膜存貯器

本文叙述一台磁薄膜存贮系统(字长48位,共256字),读取时间40毫微秒,不破坏读周期50毫微秒,写周期150毫微秒。给出了薄膜参数、系统结构和有关电路,并附有图片说明。采用不破坏读出方式来防止破坏读出薄膜存贮器恢复周期产生的恢复问题。80×60密尔的薄膜元件当读电流170毫安时能产生1/2毫伏读出信号。由于存贮体延迟约为8毫微秒,地址译码、读出放大和选通的时间允许为32毫微秒;这就要求一些独特的电路,包括一个隧道二极管译码矩阵和读写两用的单地址驱动器。     

Transputer并行处理系统体系结构

引言 随着科学技术的迅速发展以及人类对于自然世界的了解愈来愈深入,科学家对于提高计算机系统计算速度的要求,似乎是无止境的。微观方面如分子结构的计算;宏观方面如全球气候的远期准确预报,都要求有每秒数十亿次指令速度的计算机系统;而最近几年提出的所谓“可视化”(Visualization)的图形处理,如同海绵一般,可以吸干当前最高速计算机的计算能力。然而,因电路主频提高而使计算机增加速度的途径,受到很多因素的限制,由于目前门延迟已缩小到亚毫微秒数量级,因此光速传播速度(每30厘米传播需1毫微秒)这一     

医学应用集成电路的新进展

集成电路在便携式、可穿戴式、植入式医疗仪器及仿生器官中具有重要应用。依据具体的场合及所面对的生理信号,这些医学领域的应用在降低功耗、减小体积、实现低截止频率、提高稳定性、保证测量准确性等方面提出了新的要求和挑战。从便携式、可穿戴式、植入式医疗仪器,以及仿生器官四个方面总结了医学应用集成电路的最新进展,概括了具有代表性的研究成果中所采用的新的思路、方法和技术,并且在此基础上分析了医学应用集成电路的发展趋势。     

TTL数字集成电路的使用方法及注意事项

<正> TTL集成电路的特点是开关工作速度快,每级门的平均延迟时间只有10毫微秒左右。由于电路的输出阻抗低,直流抗干扰性能好,适于组成稳定而可靠的高速系统,并易于同外部的其它逻辑系统匹配联用。下面介绍—些常用的使用方法和注意事项供使用者参考。     

关于磁心和磁心存储器

大容量磁心存储器从几十微秒发展到1微秒至500毫微秒范围。在磁心的应用中逐渐发展成3D4W、2D3W、2(1/2)D3W、3D3W、2D2W、2(1/2)D2W等方式。线路技术有很大发展。磁心体的直接外围电路也从电子管发展到晶体管,进而集成电路化。磁心尺寸也从2 mm左右发展到0.4 mm左右。磁心体也从堆叠体改成部件化(即分体结构)或插件化。应当说磁心存储技术的发展,电子线路是命脉,结构是关键,元件器件是基础。兰者是个统一体,不可偏废。偏废一方就会给其它两方造成不必要的“压力”,总的水平也不易提高。因为存储器的速度已进入毫微秒量级,一切手段必须适应毫微秒技术的要求。因此,以磁心的基本脉冲特性和脉冲毫微秒技术为出发点,结合磁心存储器内的实际情况,也就是其特有的矛盾形式,利用电子计算机进行辅助设计已提到日程上来,部分地替代耗费巨大的模型试验,因而出现了电子计算机辅助设计(CAD)铁氧体存储器系统和方法。早期发表的文章对于系统噪音和衰减设定为常数,还需要进一步研究。这是一项值得人们非常重视的工作,应该说是磁心存储器设计工作成熟完善现代化的标志之一。在解决存储器具体矛盾时,电子线路存储方案起着主导作用,磁心板、磁心体的结构形式,也就是电子组装技术起着重要作用。磁心元件要想进一步发展,必须适应新形势下的新要求。     

CMOS电路瞬态电流测试方法研究

集成电路设计与测试是当今计算机技术研究的主要问题之一。集成电路测试技术是生产高性能集成电路和提高集成电路成品率的关键。基于固定型故障模型的测试方法已不能满足高性能集成电路,尤其是对CMOS电路的测试要求。CMOS电路的瞬态电流(IDDT)测试方法自80年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。     

一体化设计高速流水线技术

本文介绍了中国科学院计算技术研究所研制的功能分布式计算机系统中的GF-10/13模型机及其采用的时钟周期小于10毫微秒的一体化流水线设计技术.并指出了该流水线技术使用的最大延迟差确定时钟周期设计方法在超级计算机及相应的集成电路设计中应用的前景.     

CMOS门阵列电路设计

一、门阵列(GATEARRAY)技术概况门阵列设计技术是面向用户逻辑电路要求进行设计的技术。在设计结束之后,通过半导体大规模集成电路(LSI)工艺手段,为用户制作出专用的集成电路。因此这种电路也称为客户电路(CUSTOM CIRCUIT),即为用户提供LSI设计和制作的技术(IN—HOUSE LSI DESIGN AND FABRI-CATION TECHNOLOGY)。     

高层次综合与布图规划相结合的方法与技术

介绍了高层次综合与布图规划相结合的基本方法与技术及其研究进展．该方法主要解决集成电路制造工艺的持续发展给集成电路电路设计所带来的2个问题：集成电路本身的集成复杂度使得集成电路的设计工作必须向更高的抽象层次前进;集成电路特征尺寸的缩小导致物理寄生效应已经在电路的时延、功耗等指标上成为主导因素,这要求在更高的抽象层次关注物理参数的影响．对本领域有代表性的算法进行了系统的描述,并且对这些算法的基本思路进行了分析和总结．     

容易产生测试的电路

集成电路技术的快速发展带来了集成电路芯片测试的困难。可测试性设计(DFT)技术被提了出来。这些技术的主要缺点是影响电路性能,而且要求长的连续测试方法。本文给出容易产生测试(ETG)电路的概念。ETG电路是这样一种电路,产生它的完全测试集的计算复杂性与电路大小成线性关系。本文首先解释了ETG与其他DFT方法的区别,然后简单地描述了ETG组合电路、ETG时序电路,特别详细地介绍了ETG PLA。给出了把给定PLA修改为ETG PLA的算法,以及一些新的实验结果。ETG PLA作为ETG电路的一个例子说明了ETG技术的可行性。