大约束度Viterbi译码器中路径存储单元的设计

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。     

(2,1,7)卷积码Viterbi译码器FPGA实现方案

移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。     

一种改进的最大似然软判决译码

本文提出了一个基于Dijkstra's算法(DA)的线性分组码最大似然软判决译码(SDA),与已有的译码方法相比,SDA译码具有新的特点(1)采用新的度量函数,使计算更简单;(2)采用更有效的搜索算法——DA算法,实现最大似然软判决译码;(3)建立错误图样的广义门限,进一步加快译码速度.模拟表明,与其它软判决译码算法相比,该译码算法在保持最优译码性能的同时,能明显地提高译码速度.同时指出采用非最佳信号形式会导致性能损失近3dB.     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

基于Viterbi-双向搜索的咬尾码最大似然译码算法

传统咬尾码最大似然(ML)译码算法在译码时存在两个问题:复杂度高和消耗存储空间大。针对这两个问题,该文提出了一种基于Viterbi算法和双向搜索算法的最大似然译码算法。新算法利用Viterbi算法得到的幸存路径度量值与最大似然咬尾路径度量值的关系,删除不可能的起始状态及其对应的咬尾格形子图,缩小搜索空间;然后利用双向搜索算法中门限值与最大似然咬尾路径度量值的关系来降低双向搜索算法的复杂度,从而得到一种在咬尾格形图上高效率的最大似然译码算法。新的最大似然译码算法不仅降低了译码复杂度,同时降低了译码器对存储空间的需求。     

MIMO系统中STTC译码的一种改进型算法

本文对MIMO系统中用于STTC编码器的VA译码算法进行了改进,建立了节点度量的递推方程,并给出了分枝转移的度量方法。改进后的VA算法适用于已经估计出MIMO系统中信道转移阵的条件下。相比于标准的STTC译码算法,改进后的算法可以在一根接收天线上独立进行,并且节点度量可以通过递推方程进行累积。当多根天线独立译码后,可以进一步进行后续比较以再次降低误码率。仿真结果显示：改进VA在比特误码性能上与标准VA算法接近,但是在分段度量计算时收敛速度要远快于标准VA。     

MIM0系统中STTC译码的一种改进型算法

本文对MIMO系统中用于STTC编码器的VA译码算法进行了改进,建立了节点度量的递推方程,并给出了分枝转移的度量方法.改进后的VA算法适用于已经估计出MIMO系统中信道转移阵的条件下.相比于标准的STTC译码算法,改进后的算法可以在一根接收天线上独立进行,并且节点度量可以通过递推方程进行累积.当多根天线独立译码后,可以进一步进行后续比较以再次降低误码率.仿真结果显示:改进VA在比特误码性能上与标准VA算法接近,但是在分段度量计算时收敛速度要远快于标准VA.     

OFDM系统中基于定点DSP的LDPC译码器仿真与实现

对译码算法进行了简化，实现了基于TMS320C6416定点DSP的LDPC译码器，结果表明，使用简化算法能有效降低译码复杂度，降低成本。提高译码速度和数据吞吐率。     

TETRA数字集群通信系统中Viterbi译码的FPGA设计与实现

根据，IETRA系统的高速和稳定性要求，给出了采用FPGA技术对（2，1，7）删余卷积码Viterbi译码器进行设计的方法，并在考虑到芯片的速度、面积和功耗，同时对Viterbi译码的若干算法进行研究的基础上，给出了选择3bit量化、软判决译码和大回溯深度等方案来保证性能和提高速度．以及采用分支度量存储溢出控制及对译码器其他部分的优化设计来在保证时序稳定、有效减少硬件消耗的具体方法。     

Low-Power State-Parallel Relaxed Adaptive Viterbi Decoder

Although it possesses reduced computational complexity and great power saving potential, conventional adaptive Viterbi algorithm implementations contain a global best survivor path metric search operation that prevents it from being directly implemented in a high-throughput state-parallel decoder. This limitation also incurs power and silicon area overhead. This paper presents a modified adaptive Viterbi algorithm, referred to as the relaxed adaptive Viterbi algorithm, that completely eliminates the global best survivor path metric search operation. A state-parallel decoder VLSI architecture has been developed to implement the relaxed adaptive Viterbi algorithm. Using convolutional code decoding as a test vehicle, we demonstrate that state-parallel relaxed adaptive Viterbi decoders, versus Viterbi counterparts, can achieve significant power savings and modest silicon area reduction, while maintaining almost the same decoding performance and very high throughput     

高速率维特比译码器FPGA设计中参数确定

探讨了高速率维特比译码器的参数确定问题。简要介绍了维特比译码器的基本原理和体系结构,重点讨论了各个单元在不同参数下的对解码器性能的影响。通过参数的优化,缩减路径度量存储器的长度,减少了硬件消耗,并提出了相应的溢出保护电路,提高了译码器的运行速率。     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

Novel Viterbi decoder VLSI implementation and its performance

An advanced, high-speed, and universal-coding-rate Viterbi decoder VLSI implementation is presented. Two novel circuit design schemes have been proposed: scarce state transition (SST) decoding and direct high-coding-rate convolutional code generation and variable-rate decoding. SST makes it possible to omit the final decision circuit and to reduce the required path memory length without degrading error probability performance. Moreover, the power consumption of the SST Viterbi decoder is significantly reduced when implemented as a CMOS device. These features overcome the speed limits of high-speed and high-coding-gain Viterbi decoder VLSIs in the rate one-half mode imposed by the thermal limitation. The other Viterbi decoding scheme makes it possible to realize a simple and variable coding-rate forward-error-correction circuit by changing only the branch metric calculation ROM tables. By employing these schemes, high-speed (25-Mb/s) and universal-coding-rate Viterbi decoder VLSIs have been developed     

1000 BASE-T收发器中的Viterbi译码算法研究

采用4维8状态网格编码和Viterbi译码相结合的方法，理论上可以获得6dB的编码增益，用于补偿采用PAM-5编码所带来的噪声容限损失。文章给出了针对4维8状态网格编码的Viterbi译码算法的译码过程，并就译码深度、量化精度和溢出处理方法对译码器性能的影响进行了算法仿真，确定出适合1000 BASE-T收发器应用的译码器参数。     

Performance Bounds for Convolutional Codes with Digital Viterbi Decoders in Gaussian Noise

With digital implementations of the Viterbi decoding algorithm for convolutional codes, soft quantization is preferred over hard quantization because it generally yields superior performance. Since the decoder needs to know the signal energy and channel noise variance with soft quantization, inaccurate information can result in a mismatch between the channel and decoder. Bounds which are tight for high signal-to-noise ratios are obtained on the bit error probability using the generating function approach. Automatic gain control level inaccuracies, imperfect carrier phase, symbol timing synchronization error, and path metric digitization are discussed in the context of a mismatch between the channel and decoder.     

An Efficient In-Place VLSI Architecture for Viterbi Algorithm

This paper presents a novel design of Viterbi decoder based on in-place state metric update and hybrid survivor path management. By exploiting the in-place computation feature of the Viterbi algorithm, the proposed design methodology can result in high-speed and modular architectures suitable for those Viterbi applications with large constraint length. This feature is not only applied to the design of highly regular ACS units, but also exploited in the design of trace-back units for the first time. The proposed hybrid survivor path management based on the combination of register-exchange and trace-back schemes cannot only reduce the number of memory operations, but also the size of memory required. Compared with the general hybrid trace-back structure, the overhead of register-exchange circuit in our architecture is significantly less. Therefore, the proposed architecture can find promising applications in digital communication systems where high-speed large state Viterbi decoders are desirable.     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.